在FPGA中利用SoftSerDes技术实现信号串并转换的研究

论文摘要

随着通信中数据流量的不断增长,对于通信速率的要求也越来越高。在这种形势下,高速串行数字通信体现出比传统的并行数据传输方式更大的优势。基于SerDes的高速串行通信技术应用广泛,由于采用差分信号传输代替单端信号,从而在信号传输过程中增强了抗噪声、抗干扰能力。同时,由于采用时钟和数据恢复技术代替同时传输数据和时钟,从而解决了限制数据传输速率的信号时钟偏移问题。这样,基于SerDes的高速串行接口突破了传统并行I/O接口的数据传输瓶颈,大大提高了数据传输的数据率,正在成为一种通用的I/O接口标准,将取代传统并行总线而成为高速接口技术的主流。本文介绍了一种新的全数字电路设计的异步数据时钟捕获技术,该技术是基于FPGA来设计和实现的,称为SoftSerDes技术。FPGA继承了ASIC的大规模,高集成度和高可靠性的优点,但克服了普通Asic设计周期长,投资大,灵活性差的缺点,逐步成为复杂数字硬件电路设计的理想首选。而将SerDes应用在FPGA中可以实现数据大量收发,提高数据的总体流量。与传统的SerDes芯片相比,SoftSerDes有比较高的抗干扰能力,低功率损耗,用FPGA实现更易于对新产品进行升级,所以在大规模FPGA设计中有着广泛的应用前景。论文介绍了SerDes技术和FPGA设计中用到的相关软件工具。在对SoftSerDes模块进行功能仿真,证明该技术可以达到预期功能的基础上,按照FPGA的设计流程,在FPGA中通过仿真、综合、布局布线、下载调试项目中的相关模块,并通过最后的板级测试,验证了SoftSerDes技术实现数据串并转换的可行性和准确性,而且性价比高于传统SerDes。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 SerDes的发展现状
• 1.2 SERDES结构简介
• 1.3 SoftSerDes技术
• 1.4 论文的主要工作及结构
• 第二章 SerDes技术原理
• 2.1 高速数字串行通信过程模型
• 2.2 SoftSerDes技术
• 2.2.1 时钟产生单元
• 2.2.2 数据抽样延迟线
• 2.2.3 数据恢复状态机
• 2.2.4 复用器与解复用器
• 2.2.5 输出弹性缓冲器
• 第三章 SoftSerDes的关键技术
• 3.1 抽样延迟线的设计
• 3.1.1 两种基本的抽样延迟线
• 3.1.2 可选择的抽样延时线
• 3.2 串行通信与时钟恢复
• 3.2.1 信号传输模式
• 3.2.2 时钟数据恢复技术
• 3.2.3 基于锁相环的时钟数据恢复器（CDR）模型结构
• 3.2.4 数据恢复状态机的原理
• 3.3 字节调整单元
• 第四章 SoftSerDes的眼图及误码率
• 4.1 信号表现
• 4.1.1 眼图（Eyediagram）
• 4.1.2 码间干扰（Inter-symbolic Interference）
• 4.1.3 定时抖动（Timing Jitter）
• 4.2 眼图及其常见问题描述
• 4.2.1 眼图的概念
• 4.2.2 眼图的测量原理
• 4.2.3 眼图常见的问题
• 4.3 误码率的影响因素
• 第五章 FPGA的开发流程
• 5.1 选用CPLD/FPGA及方案评估
• 5.2 源程序的编写
• 5.3 前仿真
• 5.4 综合
• 5.5 布局布线
• 5.6 后仿真
• 5.7 下载与调试
• 5.8 总结
• 第六章 SoftSerDes在FPGA上的实现
• 6.1 SoftSerDes模块的介绍
• 6.2 SoftSerDes的仿真
• 6.3 SoftSerDes的综合与布局布线
• 6.4 下载与调试
• 第七章 结论
• 致谢
• 参考文献