DVB系统的RS编解码的设计及ASIC实现

论文摘要

随着计算机通信技术的迅速发展,纠错码和差错控制技术在现代信息传输存储系统中扮演着越来越重要的角色。利用纠错码可以降低数字通信系统以及数据存储系统的误码率,改善通信质量。里德-索罗门码（Reed-Solomon Code,RS Code）是功能最强大、应用最广泛的纠错码之一,因其具有很强的纠正突发和随机错误的能力,被广泛应用于数字通信、移动通信、数据存储以及数字视频广播（Digital Video Broadcasting,DVB）系统中。本论文综合分析了国内外近年来关于RS编解码的相关技术,并在此基础上进行了深入研究。首先介绍了有限域的基本代数理论和RS码原理,然后详细分析了改进后的Berlekamp-Massey （BM）迭代算法。利用改进后的串行无逆BM算法,不仅避免了较困难的求逆运算,而且只需要3个有限域乘法器就能实现,大大降低了硬件实现的复杂度。其次,利用钱氏（Chien）搜索法和Forney算法实现查错和纠错并在硬件上实现;利用XILINX公司的Virtex5器件进行了验证和FPGA综合。最后介绍了基于IP核的RS码的专用集成电路（ASIC）实现。本工作的主要贡献在于提出了RS编解码的一种具体算法,利用优化改进的串行无逆BM算法来实现关键方程的求解;RS解码过程采用优化了的流水线结构,这些技术显著提高了RS码的效率,节省了RS码所占用的资源。由于RS码中最复杂、最核心的部分是RS解码器的设计,所以论文重点描述RS解码器的设计,并给出了基于IP核的ASIC实现;提出了一种可应用于DVB系统的RS码的设计,并结合实际的项目经验介绍了面向综合和测试的ASIC设计技巧。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 高清晰数字电视概述
• 1.2 DVB 系统和信道编码简介
• 1.3 RS 码的发展及其趋势
• 1.4 FPGA 设计流程简介
• 1.5 ASIC 设计
• 1.5.1 ASIC 的分类
• 1.5.2 ASIC 与FPGA
• 1.5.3 ASIC 的设计流程
• 1.5.4 ASIC 设计发展趋势
• 1.6 课题研究的背景及意义
• 1.7 本论文的主要内容及主要贡献
• 第二章 RS 码的相关代数理论和纠错码的基本理论
• 2.1 RS 码的相关代数理论
• 2.1.1 群的概念
• 2.1.2 域的概念
• 2.1.3 有限域的概念
• M）中的加法和乘法'>2.1.4 GF（2^M）中的加法和乘法
• 2.1.5 有限域的本原多项式
• 2.2 纠错码的基本理论
• 2.2.1 循环码
• 2.2.2 多元BCH 码
• 2.2.3 RS 码
• 第三章 RS 编解码器的原理
• 3.1 RS（204, 188）编码原理
• 3.2 RS（204, 188）解码原理
• 3.2.1 伴随式的计算
• 3.2.2 错误位置多项式的求解
• 3.2.3 利用钱氏（CHIEN）搜索求解错误位置
• 3.2.4 利用FORNEY 算法计算错误值
• 3.2.5 RS 解码过程的流水操作
• 第四章 基于IP 核的RS（204, 188）编解码器的电路设计
• 4.1 IP 核的概述及其设计开发
• 8）域加法和乘法'>4.2 GF（2⁸）域加法和乘法
• 4.3 求逆器的设计
• 4.4 基于IP 核的RS 编码器的逻辑电路设计
• 4.5 基于IP 核的RS 解码器的设计
• 4.5.1 伴随式的电路设计
• 4.5.2 关键方程的求解
• 4.5.3 钱氏（CHIEN）搜索法求解错误位置
• 4.5.4 利用FORNEY 算法求解错误值
• 第五章 RS 编解码器的测试与FPGA 验证
• 5.1 软件开发测试平台与测试环境的建立
• 5.1.1 软件开发测试平台
• 5.1.2 测试环境的建立
• 5.2 RS 编码器的仿真与测试
• 5.3 RS 解码器的仿真波形
• 5.3.1 两个错误位置的解码仿真波形图
• 5.3.2 四个错误位置纠错波形图
• 5.3.3 八个错误位置纠错波形图
• 5.4 基于IP 核的RS 解码器在DVB 系统中的封装
• 5.5 RS 解码器的FPGA 实现
• 5.6 RS 码的测试覆盖率的验证
• 5.7 RS 解码器电路结构图
• 第六章 基于IP 核的ASIC 实现及面向综合和测试的ASIC 设计技巧
• 6.1 基于IP 核的RS 解码器的ASIC 实现
• 6.2 面向综合的电路设计ASIC 设计技巧
• 6.2.1 综合的概念
• 6.2.2 面向综合的ASIC 设计技巧
• 6.2.3 面向测试的ASIC 设计技巧
• 第七章 总结与展望
• 致谢
• 参考文献
• 附录1：FPGA 部分综合报告
• 附录2：RS 译码器顶层模块电路图
• 附录3：RS 译码器核心子模块电路图
• 附录4：DC 综合出的部分时序报告
• 附录5：DC 综合出的部分功耗报告
• 附录6：攻读硕士学位期间公开发表的论文