论文摘要
随着半导体工艺的不断发展,高性能和低功耗设计成为芯片设计的主流。目前,片上嵌入式SRAM往往占据了微处理器与SOC(片上系统)芯片的大部分面积,并成为性能与功耗的瓶颈。用全定制方法设计高速低功耗的SRAM成为当前芯片设计中的一个重要问题。针对所参研的两款DSP(数字信号处理器)的设计需要,本文对嵌入式SRAM进行了分析和设计,集中优化SRAM功耗和性能。SRAM的访问路径主要可以分成两部分:从地址的输入到字线译码(译码通路)和从字线译码到数据的读出(读数据通路)。论文集中对这两条路径进行设计优化。在译码通路中,采用了有别于传统译码方案的译码结构,使用纯静态电路,优化了逻辑级数,降低了功耗,减少了译码延迟。在数据通路优化方面,论文主要针对如何减少位线的大信号摆幅和产生合适的灵敏放大器激活时序。采用基于复制存储单元的跟踪电路来跟踪存储单元的延时,结合自定时技术产生合适的灵敏使能信号,提高了性能。在上述工作基础上,基于全定制设计方法,设计实现了一款0.18um CMOS工艺下32Kb(1K×32bit)的嵌入式低功耗SRAM,论文介绍了该SRAM电路设计、版图设计到模拟测试的完整流程。在典型情况下对版图进行模拟,译码延迟为388.23ps,数据读取时间(译码到数据输出)为1.23ns,平均功耗约为32.01mw。经投片测试,采用该SRAM的DSP工作稳定,性能和功耗达到设计要求。同时,采用了双阈值技术,设计实现了一款0.13um CMOS工艺下的16Kb(512×32bit)工作频率为600MHZ的高性能SRAM。该SRAM已完成设计,即将投片。论文完成了该SRAM测试芯片的设计,采用了一种扫描测试电路的实现结构,有效解决SRAM在投片验证过程中遇到的端口多的问题,既可以节约投片验证的成本,又能够保证SRAM进行有效测试。模拟结果表明,在TT模式(典型模式)下SRAM的读写最大访问时间仅为1.12ns,在SS模式(最差模式)下的最大访问时间为1.72ns,较编译器在TT模式下的1.44ns和SS模式下的2.23ns分别提高了29%和30%,满足了设计的性能要求。
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摘要ABSTRACT第一章 绪论1.1 课题研究背景1.2 相关研究1.3 本文的主要工作1.4 本文的组织结构第二章 SRAM概述2.1 静态随机存取存储器SRAM的总体结构2.2 SRAM存储基本单元2.2.1 四管存储单元结构2.2.2 1管SRAM2.2.3 经典的六管存储单元2.3 SRAM单元的工作原理2.3.1 数据写入2.3.2 数据读出2.3.3 数据保持2.4 SRAM高速低功耗设计相关理论与技术2.4.1 SRAM低功耗设计2.4.2 SRAM高性能设计第三章 低功耗SRAM的电路设计3.1 SRAM的划分3.2 分割字线和分割位线技术3.2.1 分割字线技术3.2.2 分割位线的结构3.2.3 分割字线与分割位线相结合3.3 纯静态多级译码方案和字线脉冲技术3.3.1 预译码方案3.3.2 优化的译码结构3.4 复制位线技术3.5 复制字线技术3.6 SRAM自定时技术3.6.1 SRAM自定时技术3.6.2 SRAM自定时电路设计3.7 灵敏放大器设计第四章 低功耗SRAM版图设计及模拟4.1 SRAM版图布局规划4.2 SRAM存储单元版图设计4.3 SRAM译码单元版图设计4.4 预充电路版图设计4.5 读写通路版图设计与模拟4.6 功耗模拟第五章 高性能SRAM设计5.1 SRAM的体系结构5.2 译码通路的设计5.2.1 行译码的设计5.2.2 列译码的设计5.3 SRAM的时序控制5.3.1 时序控制模块的设计5.3.2 读写时序控制5.4 数据通路的设计5.4.1 读写数据通路的设计5.4.2 数据输入输出部分设计5.5 双阈值技术5.6 小结第六章 高性能SRAM的验证与测试6.1 高性能SRAM的验证6.2 高性能SRAM的测试6.2.1 扫描测试6.2.2 测试芯片的设计6.2.3 测试系统实现及测试结果6.3 小结第七章 结束语7.1 全文的工作总结7.2 工作展望致谢参考文献作者在学期间取得的学术成果
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