Viterbi译码器的FPGA实现

论文摘要

在现代通信中,常常使用纠错编码技术来提高系统性能,其中卷积码由于其出色的纠错性能而得到了广泛使用。Viterbi译码算法是卷积码的一种概率译码算法,其本质就是最大似然译码。在实际应用中,如何根据要求有效实现Viterbi译码器是很重要的。文中首先介绍了卷积码以及Viterbi译码算法的基本原理,然后对Viterbi译码器的各个模块的FPGA实现进行了详细介绍,并重点阐述了译码器的两个关键单元:加比选单元和路径度量存储单元,比较了目前业内的几种主要的实现方法,最后该译码器通过ModelSim进行仿真,并在Xilinx的FPGA平台上实现。

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第1章引言

1.1 概述

1.1.1 信道编码

1.1.2 卷积码及其译码

1.2 本研究的意义

1.3 工具

1.4 各章节内容安排

第2章卷积码编码和译码原理

2.1 卷积码的概念及编码

0，k₀，m）卷积码的描述'>2.1.1 （n₀，k₀，m）卷积码的描述

2.1.2 卷积码的多项式表示法

2.1.3 卷积码的树图法

2.1.4 卷积码的状态图和栅格图示法

2.1.5 GSM系统中3GPP规定的卷积码

2.2 卷积码的Viterbi译码

2.2.1 Viterbi译码算法的基本原理

2.3 本章小结

第3章 Viterbi译码器的FPGA实现

3.1 数字逻辑电路的设计方法和基本流程

3.1.1 设计输入

3.1.2 设计综合

3.1.3 仿真验证

3.1.4 设计实现

3.1.5 时序分析

3.1.6 下载验证

3.2 （2，1，8）卷积码Viterbi译码器的FPGA实现

3.2.1 分支度量（BM）单元

3.2.2 加比选（ACS）单元

3.2.3 路径度量存储管理单元

3.2.4 回溯（TB）单元

3.2.5 幸存路径存储（SM）选择单元

3.3 仿真与综合布线

3.4 本章小结

第4章结束语

参考文献

致谢

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