基于三维结构的SoC低功耗测试技术研究

论文摘要

随着超大规模集成电路集成度和复杂度的提高,尤其是互补金属氧化物半导体（Complementary Metal Oxide Semiconductor,CMOS）器件进入纳米时代,测试时产生的功耗大大超过系统正常工作时的功耗,测试功耗已经成为影响芯片设计的重要因素,芯片测试时的低功耗技术也已经成为当前学术界和工业界的一个研究热点。同时随着系统芯片（System-on-a-Chip,SoC）设计技术的发展,SoC的复杂度越来越高,模块间互连问题就成为十亿级集成电路（Integrated Circuit,IC）性能和功耗之间的瓶颈,而三维（Three-Dimensional,3D）技术由于能提供大量的互连资源,而被人们认为是能够解决此类问题的办法[1]。由于三维结构相对于二维（Two-Dimensional,2D）结构体系结构的变化,导致在二维结构中成熟的测试方法不能直接应用于三维结构中。同时三维结构也有它自身的一些问题亟需解决,比如三维结构在测试过程中功耗密度分布不均,某些局部部位功耗密度过高导致“热斑”的产生;三维结构的散热性能也一直是人们研究的热点问题等等。因此研究适合三维结构系统芯片的低功耗测试方法,具有十分重要的意义。本文研究了基于三维结构的多芯核的低功耗测试模式生成体系结构,同时,研究三维结构中面向低功耗的多核测试访问机制（Test Access Mechanism,TAM）和芯核测试时热量协同优化问题。研究如何把三维结构中多核芯片测试调度问题模型化为一个多约束、特别是功耗约束和热量约束条件下资源优化问题,并通过调度算法来综合解决测试功耗、测试时间和芯核热量问题。本文提出了三维结构中一种功耗热量协同优化的测试调度方法。综合考虑了测试功耗与测试过程中芯核的温度,在测试功耗与芯核温度二者之间作了很好的平衡。调度方法中是在不超过芯核温度阈值的条件下,尽可能多的芯核同时测试。针对一种学术性SoC的实验结果表明了方法的有效性。

论文目录

• 摘要
• ABSTRACT
• 致谢
• 第一章 绪论
• 1.1 研究背景
• 1.2 研究意义
• 1.3 国内外研究现状
• 1.4 本文内容概况
• 第二章 系统芯片低功耗测试研究
• 2.1 SoC 测试基础
• 2.1.1 概述
• 2.1.2 测试原理
• 2.1.3 测试方法的应用
• 2.2 数字集成电路的测试功耗模型
• 2.2.1 功耗产生的原因
• 2.2.2 功耗术语介绍
• 2.2.3 功耗计算模型
• 2.2.4 测试功耗评估方法
• 2.3 测试功耗优化技术
• 2.3.1 测试向量优化方法
• 2.3.2 扫描链的修改
• 2.3.3 低功耗 BIST
• 第三章 3D SoC 测试热量问题
• 3.1 3D 简介
• 3.1.1 生产工艺
• 3.1.2 3D 研究进展
• 3.2 3D SoC 测试时热量问题
• 3.2.1 问题介绍
• 3.2.2 通用解决方案
• 3.2.3 实验分析
• 3.3 本章小结
• 第四章 一种热量敏感的3D SoC 并行测试方法
• 4.1 3D SoC 测试体系结构的设计及优化方法
• 4.1.1 问题介绍
• 4.1.2 解决方法
• 4.2 一种热量敏感的3D SoC 并行测试方法
• 4.2.1 HotSpot 简述
• 4.2.2 问题定义
• 4.2.3 解决方法
• 4.2.4 算法描述
• 4.3 实验与分析
• 4.4 本章小结
• 第五章 总结与展望
• 5.1 总结
• 5.2 下一步工作
• 参考文献
• 附录
• 附录一：攻读硕士学位期间发表的论文
• 附录二：攻读硕士学位期间参与的科研项目