分组密码ASIP关键技术研究及实现

论文摘要

通过设计匹配密码处理特征的指令集和硬件架构,实现面向密码处理的专用指令集处理器,可取得灵活性和性能的折中,成为密码处理领域研究的热点课题。如何在确保其灵活性的基础上,进一步提升密码处理性能,是目前该课题的难点。论文针对该难点,结合常见分组密码算法的处理特征,对分组密码专用指令集处理器的关键技术进行了研究及实现。论文研究了分簇式设计技术,结合分组密码算法的静态处理特征,提出了具有字宽簇和超字宽簇执行模式的分簇架构。该架构的设计不仅有效降低了关键路径延迟,而且提高了处理不同算法的灵活性。论文研究了操作级并行、指令级并行和线程级并行开发技术。结合分组密码算法的动态处理特征,给出了字宽簇中操作级并行的开发方案,设计了流水线结构,提出了非对称多线程处理模式。通过系统地开发三个层次的并行,提高了分组密码专用指令集处理器的处理性能。论文对设计完成的分组密码专用指令集处理器进行了FPGA实现及验证,并采用0.18μm CMOS工艺标准单元库对其进行了综合。实验表明,分组密码专用指令集处理器在灵活实现常见分组密码算法和杂凑算法的基础上,具有较高的处理性能。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 研究背景
• 1.2 研究思路及内容
• 1.3 本文的创新点
• 1.4 论文结构安排
• 第二章 分组密码算法实现研究
• 2.1 分组密码的处理模型
• 2.2 基于 ASIP的分组密码算法实现研究
• 2.2.1 面向密码处理的ASIP实现分析
• 2.2.2 分组密码 ASIP的VLIW体系结构
• 2.2.3 VLIW架构中开发指令级并行的问题
• 2.3 分组密码 ASIP的关键技术
• 2.3.1 分簇式设计技术
• 2.3.2 指令级并行开发技术
• 2.3.3 线程级并行开发技术
• 2.4 本章小结
• 第三章 分组密码 ASIP分簇式架构研究及设计
• 3.1 分组密码的静态处理特征
• 3.1.1 分组密码运算参数的多样性
• 3.1.2 分组密码计算结构的多样性
• 3.2 分组密码 ASIP的分簇式架构
• 3.2.1 字宽簇执行模式
• 3.2.2 超字宽簇执行模式
• 3.2.3 簇间的数据交互机制
• 3.3 字宽簇中操作级并行的开发方案
• 3.3.1 分组密码的细粒度并行处理特性
• 3.3.2 字宽簇中操作级并行实现研究
• 3.3.3 部分异构的操作级并行开发方案
• 3.4 本章小结
• 第四章 分组密码 ASIP流水线研究及设计
• 4.1 分组密码的动态处理特征
• 4.1.1 分组密码的分支规律性
• 4.1.2 分组密码的数据相关性
• 4.2 流水线结构及微结构设计
• 4.3 流水线冲突的解决
• 4.4 本章小结
• 第五章 分组密码 ASIP多线程处理模式研究及设计
• 5.1 分组密码的粗粒度并行处理特性
• 5.2 分组密码 ASIP的多线程处理模式
• 5.2.1 多分组并行处理研究
• 5.2.2 非对称多线程处理模式
• 5.3 性能提升与资源设置的权衡
• 5.4 本章小结
• 第六章 分组密码 ASIP的实现、验证及性能分析
• 6.1 逻辑实现及验证
• 6.1.1 RTL实现
• 6.1.2 逻辑验证
• 6.2 物理实现及验证
• 6.2.1 FPGA实现及验证
• 6.2.2 ASIC初步实现及验证
• 6.3 实现结果分析
• 6.3.1 处理灵活性分析
• 6.3.2 处理性能分析
• 6.4 本章小结
• 第七章 总结与展望
• 7.1 总结
• 7.2 展望
• 参考文献
• 附录A
• 附录B
• 作者简历 攻读硕士学位期间完成的主要工作
• 致谢