高速低功耗先入先出存储器电路设计与版图实现

论文摘要

现代IC设计中一个不可避免的问题是,在系统与系统以及系统与外同芯片通信的设计中会出现多时钟域的情况,而采用异步先入先出（FIFO）存储器来满足系统间高速数据传输的要求,不失为一种简单、快捷的解决方案。因此,FIFO存储器被广泛应用于高速数据采集、多处理器接口、通信中高速缓存等应用领域。目前,国内对于SRAM存储器的研究工作相对落后,作为特殊SRAM的FIFO存储器,关于其设计成果的报道较少,但也能看到研制出小容量（256×9bit）异步FIFO存储器的相关报道,对于更大容量及高速低功耗FIFO存储器芯片的研究成果报道则更少。本论文详细论述了高速低功耗异步4k×9bit FIFO存储器的设计和实现方法。同时,为了实现FIFO存储器的高速低功耗以及适应新的工艺要求,对原芯片RAM阵列模块进行了重新设计,因此论文着重研究了RAM阵列模块,包括存储单元和灵敏放大器的设计。论文首先介绍了半导体存储器的分类和SRAM的发展,并对集成电路低功耗设计的必要性和设计方法进行了概述,随后论文分析了FIFO存储器的基本结构,并对FIFO存储器各模块及电路做了简要介绍,紧接着从系统结构方面讨论了FIFO存储器的低功耗设计。在存储单元的设计过程中,对双端口FIFO存储器电阻负载存储单元（6T-2R）及pMOS管负载（8T）存储单元的特性进行了深入的研究,并从单元速度和工作稳定性等方面对8T存储单元尺寸进行了优化设计,针对CSMC0.5μm双层多晶三层金属工艺设计出了8T存储单元版图,同时讨论了降低存储器功耗和提高存储器速度的阵列设计方法。在灵敏放大器设计过程中,论文分析比较了常用的三种灵敏放大器的结构和性能,在此基础上,设计了一款适合高速低功耗应用的灵敏放大器。最后,论文在对芯片各子电路模块仿真的基础上,对4k×9bit FIFO存储器全电路进行了仿真验证,仿真结果显示,该芯片在存储单元以及灵敏放大器优化后,存储器能稳定工作在50MHz时钟频率下,芯片功耗和速度得到显著改善,其设计原理可以应用到更大容量的FIFO存储器的设计之中,设计思想对今后的FIFO存储器研究开发也具有一定的借鉴作用。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题背景及来源
• 1.2 半导体存储器的分类
• 1.3 静态随机存储器的发展
• 1.4 低功耗设计概述
• 1.4.1 低功耗设计的必要性
• 1.4.2 低功耗设计的方法与途径
• 1.5 本课题主要工作及目标
• 第二章 FIFO存储器结构分析
• 2.1 FIFO存储器简介
• 2.2 异步FIFO存储器结构
• 2.2.1 重启逻辑
• 2.2.2 输入/输出及控制电路
• 2.2.3 串行输入/输出控制电路
• 2.2.4 标识控制逻辑
• 2.2.5 读写指针逻辑
• 2.3 FIFO系统结构低功耗设计
• 第三章 存储单元及阵列设计
• 3.1 SRAM存储单元的结构
• 3.2 存储单元静态噪声容限
• 3.3 SRAM6T存储单元尺寸设计
• 3.3.1 单元读、写稳定性设计
• 3.3.2 存取管尺寸的确定
• 3.4 存储单元版图及存储阵列设计
• 3.5 存储单元读、写仿真
• 3.6 存储单元预充电电路设计
• 第四章 灵敏放大器设计
• 4.1 电压型灵敏放大器
• 4.1.1 双尾灵敏放大器
• 4.1.2 交叉偶合灵敏大器
• 4.1.3 锁存器型灵敏大器
• 4.2 三种电压灵敏放大器比较
• 4.3 灵敏放大器版图设计
• 第五章 FIFO存储器总体仿真
• 5.1 FIFO存储器总体电路
• 5.2 设计仿真过程
• 5.2.1 设计及仿真流程
• 5.2.2 激励信号设置
• 5.2.3 仿真速度及精度控制
• 5.3 仿真结果
• 第六章 结论
• 致谢
• 参考文献
• 攻硕期间取得的成果