千兆高速串行接口集成电路系统设计及其关键技术的研究

论文题目: 千兆高速串行接口集成电路系统设计及其关键技术的研究

论文类型: 博士论文

论文专业: 计算机系统结构

作者: 孙永明

导师: 林琦

关键词: 高速串行接口,串行解串,时钟生成,时钟数据恢复,相位数字采样

文献来源: 中国科学院研究生院（计算技术研究所）

发表年度: 2005

论文摘要: 新兴的应用如多媒体应用和海量数据存储应用等的发展促进了带宽需求的持续增长,现在CPU的频率可高达3GHz,而CPU前端总线的频率也将近1GHz,因而使得I/O接口成为了高性能系统如图形系统和存储系统的一个瓶颈。I/O接口的带宽可以通过提高频率或数据宽度来达到,并行接口由于其自身的限制如码间干扰、信号偏移、串音干扰和直流偏置等而难以实施。而高速的串行接口则采用了嵌入式时钟、点对点连接、低压差分信号模式和数据编码等技术,可获得上千兆的传输频率和更远的传输距离。从而成为了国际上新的互连接口发展方向,根据不同的系统连接,计算机界也提出了不同的高速串行接口标准与之相适应。如SATA,PCI-Express。高速的接口集成电路在串行连接系统中起着重要作用。在高速串行接口集成电路的设计中,由于其高达千兆的传输频率,芯片中的一些设计如时钟生成和数据恢复电路大多采用模拟电路方式实现。然而同数字电路相比,模拟电路在噪声影响、面积、功耗、工艺敏感度和可测性方面都存在较大的劣势。此外在一个数字集成电路系统中设计模拟单元电路还存在数模混合工艺问题、模拟集成电路设计知识和混合仿真的问题等等。数字电路较之模拟电路的诸多优势,使得用数字电路方式来尽可能地实现模拟电路的功能成为一种新的技术方向如数字广播和ADSL,而数字电路的低精度和结构设计的难题等则限制了电路实现,针对千兆串行接口芯片设计中的通常用模拟电路来实现的高速发送时钟生成电路单元、高速串行时钟数据恢复电路单元和系统时钟生成单元,利用高精度的数字电路模块、“相位数字采样方法”和数字信号处理方法,论文提出了用全数字电路设计来实现千兆串行接口的时钟生成和时钟数据恢复。电路都是全数字的电路实现,集成在0.18COMS工艺下设计制造的高速串行接口芯片的设计之中。同模拟的电路实现相比较,数字电路的实现方式在数字系统的设计中在工艺简单性、易移植性、小面积低功耗等方面的表现是比较突出的。此外论文还从高速串行接口标准的分层模型出发,讨论了高速串行接口集成电路的系统设计问题,论文从灵活性、可扩展性和性能方面考虑,提出了一个基于FIFO的嵌入式MCU的系统结构模型用于千兆串行接口芯片的设计应用中。

论文目录:

声明

论文版权使用授权书

摘要

Abstract

引言

1 对更大带宽的需求

2 并行接口的限制

3 高速串行接口

4 高速串行接口系统设计

5 本文的贡献

6 论文的组织

第一章 从并行接口到串行接口

1.1 串行与并行

1.2 接口的历史

1.3 并行的限制

1.4 串行通讯的基本概念

1.4.1 编码方式

1.4.2 连接方式

1.4.3 传输介质

1.4.4 物理接口

第二章 高速的串行接口

2.1 高速串行接口技术

2.2 各种高速串行接口标准协议

2.2.1 USB2.0 接口

2.2.2 IEEE 1394 接口

2.2.3 SATA 接口

2.2.4 PCI-Express 接口

2.2.5 InfiniBand 接口

2.2.6 RapidIO 接口

第三章 高速串行接口系统设计

3.1 集成电路的结构化设计方法

3.1.1 硬件描述语言HDL

3.1.2 基于标准单元的ASIC 设计

3.2 高速串行接口协议的分层思想

3.3 高速串行接口芯片的结构设计

3.3.1 系统结构模型

3.3.2 模块间接口信号定义

3.3.3 应用层协议的实现

3.3.4 应用接口逻辑

3.3.5 串行接口逻辑

3.3.5.1 传输层逻辑

3.3.5.2 数据链路层逻辑

第四章 物理层电路

4.1 物理层电路的基本组成

4.2 锁相环电路的基本原理与组成

4.3 模拟电路实现与数字电路实现的分析比较

4.3.1 噪声影响

4.3.2 面积和功耗

4.3.3 工艺敏感性

4.3.4 可测性和系统调试

4.3.5 精度

4.3.6 结构设计和算法

4.3.7 冒险竞争

4.3.8 亚稳态

第五章 高速串行发送时钟生成电路实现

5.1 研究现状

5.2 全数字锁相环电路实现

5.2.1 数控振荡电路

5.2.2 相位检测电路

5.2.3 环路滤波电路

5.3 模拟结果

5.4 稳定性分析

5.5 设计总结

第六章 系统时钟生成电路实现

6.1 研究现状

6.2 基于标准单元的数字实现

6.2.1 固定倍频的系统时钟生成电路

6.2.2 任意倍数时钟生成电路

6.3 设计分析

6.4 设计总结

第七章 高速串行时钟数据恢复方法的研究与实现

7.1 研究现状

7.2 两种新的时钟数据恢复方法

7.3 “信号边沿补齐”时钟恢复电路

7.3.1 算法描述

7.3.2 电路结构描述

7.3.3 仿真结果

7.3.4 设计分析与比较

7.4 “串行信号采样自身”数据恢复电路

7.4.1 算法描述

7.4.2 电路描述

7.4.3 仿真结果

7.4.4 设计分析与比较

7.4.5 原型验证

7.5 设计总结

总结

参考文献

致谢

作者简介

发布时间: 2006-12-27

相关论文

• [1].高速SERDES接口芯片设计关键技术研究[D]. 韦雪明.电子科技大学2012
• [2].高速串行互连中的抖动分析[D]. 李丽平.西安电子科技大学2009
• [3].高速数据传输系统接口电路的研究[D]. 覃正才.复旦大学2003
• [4].高速低噪声锁相时钟恢复电路研究[D]. 王涛.复旦大学2004
• [5].高速串行数据发送器的研究[D]. 叶菁华.复旦大学2005
• [6].光纤传输系统用超高速时钟恢复集成电路研究[D]. 仇应华.东南大学2006
• [7].超高速、射频与微波单片集成电路设计关键技术研究[D]. 黄颋.东南大学2005

标签：高速串行接口论文;  串行解串论文;  时钟生成论文;  时钟数据恢复论文;  相位数字采样论文;