超大规模数字集成电路的时序分析与优化

论文摘要

本论文的主要工作是研究在数字集成集成电路中静态时序分析与优化方法,并以一个大规模片上系统芯片为对象,实现这些这些方法的具体应用。静态时序分析是一种穷尽分析方法,用以衡量电路的性能,是现代大规模数字集成电路的一种重要验证方法。本文详细介绍了静态时序分析的基本概念和方法,重点分析了DDR接口和DFT电路的分析方法。本文介绍了一个复杂、多时钟的片上系统芯片,运用上述概念和方法,制定芯片的时序约束,并对时钟电路、高速存储器接口、DFT做针对性的电路设计,并进行重点分析。最终保证全芯片实现完备的静态时序分析,实现了芯片的一次流片成功,顺利完成功能验证和测试机测试。最后,本文还研究了运用静态时序分析工具,实现电路的时序优化和收敛的方法,并对深亚微米工艺下未来的时序分析和优化方法进行了展望。

论文目录

• 摘要
• Abstract
• 引言
• 第一章 概述
• 1.1 静态时序分析的基本概念
• 1.1.1 最大延时与最小延时
• 1.1.2 电路延时的计算
• 1.1.3 时序分析的约束（Timing Constraint）
• 1.1.4 锁存器的时序分析
• 1.2 多模式的时序分析
• 1.3 时序分析与ASIC流程
• 第二章 DDR SDRAM的接口设计与时序分析
• 2.1 简介
• 2.2 DDR与SDRAM
• 2.3 SDRAM接口设计的时序分析
• 2.4 DDR接口设计的时序分析
• 2.5 DDR时钟反馈电路的时序分析
• 2.6 使用DLL的DDR接口时序分析
• 2.7 DQS信号的时序分析
• 第三章 DFT电路的时序分析
• 3.1 扫描链电路的时序分析
• 3.2 全速测试的时钟设计与时序分析
• 第四章 SoC芯片的时序分析
• 4.1 时钟电路的设计与时序约束
• 4.1.1 时钟电路的设计
• 4.1.2 时钟电路的时序约束
• 4.2 SDRAM存储器的接口电路设计和时序分析
• 4.2.1 SDRAM输出电路
• 4.2.2 SDRAM输入电路
• 4.3 DDR存储器接口的电路设计和时序分析
• 4.3.1 DDR输出电路
• 4.3.2 DDR输入电路
• 4.3.3 DDR DQS信号的时序约束
• 4.4 多工作模式的时序分析
• 第五章 数字集成电路的时序优化
• 5.1 概述
• 5.2 常用时序优化方法
• 5.2.1 Upsize
• 5.2.2 Downsize
• 5.2.3 调整clock skew
• 5.2.4 Buffer Insertion
• 5.2.5 Load Isolation
• 5.2.6 逻辑优化
• 5.3 总结
• 第六章 总结与展望
• 6.1 工作总结
• 6.2 可改进之处和未来的展望
• 参考文献
• 致谢