嵌入式10-bit 50MS/s流水线ADC设计技术研究

论文摘要

本文在分析比较了各种模数转换器的特点、讨论了模数转换器的发展趋势、总结了嵌入式条件下模数转换器的特殊要求后,完成了一个基于嵌入式应用的10比特2.5V电源电压50MHz采样频率的流水线模数转换器的设计和芯片实现。模数转换器采用传统的每级1.5位结构,一共9级流水线结构。为了达到低功耗和小面积设计,在系统结构上使用了运算放大器共享技术以减少所使用运放算大器的数目和采样电容尺寸逐级缩小技术以减小运放算大器功耗和电路面积。在电路实现上使用开关电容电路结构,电路子模块的设计具有如下的特点:全差分电路结构的使用增大了信号摆幅和对共模噪声的抑制;高摆幅的运算放大器与CMOS采样开关的使用减小了开关电容电路的功耗和面积;高速低功耗动态锁存比较器的使用减小了电路功耗也使模数转换器在高速采样时钟下能保持各级输出的模拟信号的稳定;双相非交叠时钟产生电路提高了时钟周期的利用率。该模数转换器芯片采用SMIC 0.25um、2.5V、单层多晶、五层金属的CMOS标准数字工艺实现,有效核心电路面积为0.3*0.6 mm2。芯片的整体静态功耗为16.9mW,在50MHz的采样频率时,对于2.04MHz的正弦信号,仿真具有55.3dB的SINAD,最大微分和积分非线性分别为0.7LSB和1.8LSB。

论文目录

• 摘要
• ABSTRACT
• 第一章 引言
• 1.1 概述
• 1.2 高速高精度ADC 的研究现状
• 1.3 本文的研究目标、主要工作及组织结构
• 第二章 ADC 简介
• 2.1 ADC 的性能指标
• 2.1.1 ADC 的动态性能参数
• 2.1.2 ADC 的静态性能参
• 2.2 ADC 的分类
• 2.2.1 全并行结构模数转换器
• 2.2.2 两步式模数转换器
• 2.2.3 流水线型模数转换器
• 2.3 ADC 的发展趋势
• 2.4 嵌入式条件下对ADC 的特殊要求
• 第三章 流水线ADC 系统结构
• 3.1 流水线ADC 基础
• 3.1.1 流水线ADC 基础结构
• 3.1.2 流水线ADC 中MDAC 电路结构
• 3.1.3 流水线ADC 中非理想因素及其影响
• 3.1.4 流水线ADC 中的数字纠错技术
• 3.1.5 流水线ADC 的低功耗和小面积设计
• 3.2 本文所用的流水线ADC 的系统结构
• 3.2.1 流水线ADC 的子级分辨率分析
• 3.2.2 使用运放共享的ADC 子级电路结构
• 3.2.3 本文最终所采用的流水线ADC 电路结构
• 3.2.4 本文所采用的流水线ADC 行为级仿真
• 第四章 流水线ADC 电路实现及仿真
• 4.1 运算放大器电路
• 4.1.1 运算放大器性能指标的确定
• 4.1.2 运算放大器结构的选择
• 4.1.3 运算放大器电路的实现
• 4.1.4 运算放大器性能仿真及分析
• 4.2 余量增益电路
• 4.2.1 余量增益电路的结构
• 4.2.2 采样开关设计
• 4.2.3 采样电容的确定
• 4.2.4 仿真结果及分析
• 4.3 子模数转换器（SUB ADC）电路
• 4.3.1 Sub ADC 电路结构
• 4.3.2 比较器电路结构
• 4.3.3 比较器电路仿真结果及分析
• 4.4 子数模转换器（SUB DAC）电路
• 4.4.1 Sub DAC 电路结构
• 4.4.2 Sub DAC 电路仿真结果及分析
• 4.5 MDAC 电路
• 4.6 基准电压产生电路
• 4.6.1 基准电压产生电路的结构
• 4.6.2 基准电压产生电路的仿真
• 4.7 数字纠错电路
• 4.7.1 电路结构
• 4.7.2 全加器电路
• 4.8 时钟产生电路
• 4.9 ADC 整体电路性能仿真
• 4.9.1 ADC 整体电路瞬态仿真结果
• 4.9.2 ADC 整体电路动态和静态特性仿真结果
• 第五章 流水线ADC 的版图设计
• 5.1 模拟电路版图设计要点
• 5.1.1 运算放大器版图设计
• 5.1.2 三极管、电阻和电容器版图设计
• 5.2 ADC 单元模块电路的版图实现
• 5.2.1 运算放大器版图实现
• 5.2.2 比较器电路版图实现
• 5.2.3 子ADC 电路版图实现
• 5.2.4 SubDAC 电路版图实现
• 5.2.5 ADC 子级电路版图实现
• 5.2.6 基准电压产生电路版图实现
• 5.2.7 时钟产生电路版图实现
• 5.2.8 数字纠错电路版图实现
• 5.3 ADC 总体电路的版图实现
• 第六章 总结与展望
• 6.1 总结
• 6.2 未来工作展望
• 致谢
• 参考文献
• 附录A：所设计ADC 主要模块的电路原理图
• 附录B：作者在攻读硕士学位期间发表的论文