面向无线数字音频信号处理的SoC设计

论文摘要

随着超大规模集成电路的高速发展,芯片的集成度越来越高,设计者已经可以在芯片上集成包括处理器、存储器、特殊功能模块、以及模拟器件等几乎所有的系统功能模块,设计出高度集成的系统级芯片——片上系统(SoC)。与此同时,数字通信技术也取得了长足发展。把数字通信技术和片上系统设计技术应用到音频信号无线传输技术中,使得无线数字音频传输系统的性能更加完善,可靠性更高,从而保证高保真的音质。本文先介绍了所设计的面向无线数字音频信号处理的SoC——CalliopeSoC的硬件系统架构,详细介绍了集成在calliope SoC上的高性能、低功耗的嵌入式处理器CK510E以及SoC片上通信机制,对本文采用的AMBA片上互连通信机制作了详细分析。同时,本文还分析了I~2S和S/PDIF数字音频接口的实现技术和硬件结构,提出一种基于IP复用的同时支持这两种协议的双协议数字音频接口实现方案,并用verilog HDL语言编写了其RTL实现代码,综合结果表明,采用本文提出的方案实现的数字音频接口与不采用本文方案实现的数字音频接口相比能节省42.4%的芯片面积。此外,本文还详细介绍了集成在calliope SoC上用于前向纠错编解码的RS(32,24)编解码器的设计与实现,实验结果表明使用RS(32,24)编解码器使无线数字音频传输系统的丢包率在移动情况下由7.21%降为4.87%,提高了系统的容错能力。最后,本文还简述了calliope SoC上采用高级语言与汇编语言相结合的音频编解码器软件实现方法,同时测试了不同音频编解码算法对系统工作频率的要求以及系统在不同工作频率下的功耗并作出评估。

论文目录

• 目次
• 致谢
• 摘要
• ABSTRACT
• 插图和附表清单
• 1 绪论
• 1.1 课题的背景及意义
• 1.2 无线数字音频处理技术发展现状
• 1.2.1 数字音频无线传输技术及其研究现状
• 1.2.2 SoC设计技术及其现状
• 1.3 本文所作的工作及内容安排
• 2 CALLIOPE SOC 体系结构
• 2.1 CALLIOPE SoC硬件结构设计
• 2.2 核心处理器CK510E
• 2.2.1 CK510E指令集
• 2.2.2 流水线结构
• 2.2.3 数据组织格式
• 2.3 主要外围IP功能模块
• 2.3.1 功耗管理单元
• 2.3.2 DMA控制器
• 2.3.3 GPI0
• 2.3.4 定时器
• 2.3.5 看门狗定时器
• 2.3.6 中断控制器
• 2.3.7 SPI接口
• 2S&S/PDIF数字音频接口'>2.3.8 I²S&S/PDIF数字音频接口
• 2.3.9 FEC Codec
• 2.4 CALLIOPE SoC片上互连机制
• 2.4.1 高速设备互连
• 2.4.2 低速外设互连
• 2.5 本章小结
• 3 基于AMBA总线的双协议数字音频接口设计
• 2S接口'>3.1 I²S接口
• 2S数据传输模式'>3.1.1 I²S数据传输模式
• 2S总线接口硬件实现'>3.1.2 I²S总线接口硬件实现
• 2S控制模块设计'>3.1.3 I²S控制模块设计
• 3.2 S/PDIF数字音频接口
• 3.2.1 S/PDIF编码格式
• 3.2.2 S/PDIF帧格式
• 3.2.3 S/PDIF接口硬件实现
• 3.3 双协议数字音频接口硬件实现
• 3.4 实验结果与分析
• 3.4.1 模块验证
• 3.4.2 综合结果分析
• 3.5 本章小结
• 4 前向纠错编解码器设计与实现
• 4.1 纠错编码的理论基础和基本原理
• 4.1.1 群、环、域基本概念
• 4.1.2 纠错编码基本原理
• 4.2 RS（32,24）编解码器硬件实现
• 4.2.1 RS（32,24）编码器实现
• 4.2.2 RS（32,24）解码器实现
• 4.3 实验结果
• 4.4 本章小结
• 5 音频编解码器的实现与系统性能评估
• 5.1 音频编解码器的实现
• 5.1.1 SBC音频编解码器的实现
• 5.1.2 汇编代码优化
• 5.2 系统性能评估
• 5.2.1 系统功耗测试
• 5.2.2 不同编解码算法实现对频率的要求
• 5.3 本章小结
• 6 总结与展望
• 6.1 总结
• 6.2 展望
• 参考文献
• 作者简历