适用于支持多种无线通信模式收发机中的CMOS频率综合器的研究与设计

论文摘要

近年来随着人们对无线通信应用需求的不断增长,越来越多的无线通信标准模式出现在了空间频谱当中。于是,一种能够支持多种无线通信模式的射频收发机,以及在此基础上进一步实现的软件定义无线电、认知无线电,成为了近年来集成电路设计工业界和学术界研究的热点。本论文主要设计了一款应用于多模收发机当中的频率综合器,该频率综合器旨在支持的无线通信标准包括：DVB-T、 GSM900、DCS1800、WCDMA、TDS-CDMA、GPS、Bluetooth、802.11a、802.11b和802.11g。论文针对频率综合器中的关键设计问题进行了研究与讨论,最终使用CMOS工艺对频率综合器进行了芯片实现与测试。文章首先简单分析了射频收发机当中的频率综合器架构,并给出了频率综合器所需要支持的无线通信标准的性能指标。在此基础之上,论文对多模频率综合器的架构设计进行了讨论,并提出一种新的高能效的基于双模压控振荡器的频率综合器架构。然后,本文对频率综合器中的锁相环设计进行了简单的介绍,并给出了本文中3～6GHz锁相环的设计实例。在此实例的基础之上,论述了一般锁相环的设计流程以及注意事项。论文中提出了一种双模压控振荡器,讨论了如何选择压控振荡器的架构以及如何优化压控振荡器的相位噪声,并重点分析了当两个不相同子压控振荡器相互耦合时的相位精度以及频率漂移问题,以及在此基础上的双模压控振荡器与其频率自动校准电路的协同设计问题。本文还比较详细地研究了压控振荡器的频率自动校准技术,并针对双面压控振荡器提出了另一种新的频率自动校准算法。其它电路设计的讨论还包括除法器链路、正交单边带混频器以及频率选通器。根据前面的设计思想,使用TSMC0.13μm CMOS工艺对频率综合器进行了物理实现与验证。测试结果表明,频率综合器输出频率范围达到0.375～6GHz,能够覆盖全部上述所需要支持的无线通信标准的工作频段。同时,相位噪声性能基本能够满足除GSM、DCS和802.11a标准外上述所有的无线通信标准另外,在正交模式下,混频器输出的镜像信号抑制比大于36dBc,满足802.11a标准的设计指标。频率综合器的核心面积为约1.50×1.53mm2,其环路带宽为30100kHz,40MHz参考杂散小于-70dB,其在1.2V电源电压下的核心功耗为36.5～59.2mW。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 课题背景
• 1.2 论文的主要工作和贡献
• 1.3 论文的组织结构
• 第二章 无线收发机中频率综合器的指标及架构
• 2.1 无线收发机及锁相环频率综合器综述
• 2.1.1 无线收发机结构简述
• 2.1.2 锁相环频率综合器简述
• 2.2 频率综合器的主要性能指标
• 2.2.1 相位噪声与杂散
• 2.2.2 频率调谐范围,跳频间隔,频率精度和跳频时间
• 2.3 本文中频率综合器指标的确定
• 2.3.1 相位噪声与杂散性能的确定
• 2.3.2 其它技术指标的确定以及技术指标总结
• 2.4 频率综合器架构的分析与确定
• 2.4.1 传统频率综合器的架构及其所存在的问题
• 2.4.2 本文中频率综合器的频谱规划以及架构的确定
• 第三章 频率综合器中锁相环的环路参数设计
• 3.1 电荷泵型锁相环的环路基本分析方法
• 3.1.1 PLL环路的稳定性和动态特性分析
• 3.1.2 PLL环路的噪声特性分析
• 3.2 多模频率综合器中3～6 GHz锁相环路设计实例
• 3.3 PLL环路设计流程小结
• 第四章 频率综合器的电路设计
• 4.1 宽带正交双模压控振荡器的分析与设计
• 4.1.1 VCO的基本架构选择
• 4.1.2 VCO的谐振腔设计
• 4.1.3 VCO的低相位噪声设计
• 4.1.4 VCO正交模式下的正交相位精度问题以及频率漂移问题
• 4.2 压控振荡器频率自定校准技术
• 4.2.1 △∑小数N频率综合器中的AFC技术
• 4.2.2 Dual VCO结构中的AFC技术
• 4.2.3 AFC与VCO的协同设计方法
• 4.3 频率综合部分中电路的设计
• 4.3.1 二分频器的分析与设计
• 4.3.2 正交单边带混频器的分析与设计
• 4.3.3 频率选通器的设计
• 4.4 锁相环路中电路的设计
• 第五章 电路实现与芯片测试验证
• 5.1 电路的芯片实现
• 5.2 电路芯片测试验证
• 5.2.1 DMVCO以及多模频率综合器的测试
• 5.2.2 AFC电路与PLL的协同测试验证
• 第六章 总结与展望
• 6.1 论文总结
• 6.2 未来展望
• 参考文献
• 致谢
• 攻读学位期间取得的研究成果及获得奖励