导读:本文包含了片上时钟论文开题报告文献综述及选题提纲参考文献，主要关键词:低压差线性稳压器,无片外电容,电源管理,电源抑制比
片上时钟论文文献综述
周琦[1]（2019）在《一种用于高速低抖动时钟电路的片上电源系统设计》一文中研究指出随着CMOS工艺技术的进步和片上系统芯片(system on chip,SoC)的广泛应用,传统的电源管理解决方案已无法满足片上系统芯片对电源的需求。SoC中对电源噪声和纹波比较敏感的电路模块,常常需要集成于片内的低压差线性稳压器(Low-dropout regulator,LDO)为其提供干净的电源电压。设计成本低、易集成、不需要片外电容、具备高电源噪声抑制比的LDO是目前面临的一个挑战。无片外电容型LDO是近年来研究较热的线性稳压器结构,其无需片外电容,适合集成于片上系统芯片内部。因此,本文对可集成于片上系统芯片内部的无片外电容型低压差线性稳压器进行了研究和设计。本文对LDO的结构原理和设计难点进行了深入的研究和分析,通过分析调整管的作用和可选类型,采用NMOS作LDO的调整管;通过分析LDO的环路结构,采用米勒补偿和阻抗衰减的方法进行环路的频率补偿,让其在轻载和重载情况下均具有良好的稳定性;通过分析LDO电源噪声抑制比的原理,设计足够的环路增益来保证LDO在低频段具备较优的电源噪声抑制比;为了优化LDO在1MHz附近中间频率段的电源噪声抑制比,采用前馈纹波抵消技术,设计了专门的辅助电路来提升电路的电源噪声抑制比;为满足LDO对偏置电压的需求,设计了为其提供偏置的高电源噪声抑制比、低温度系数的带隙基准电压源电路;为了保证整个SoC的供电安全,为LDO设计了过流保护电路;最后,本文还对设计的电路进行了版图设计和参数性能的仿真验证。本文基于40 nm CMOS工艺,设计了一款用于给高速高精度ADC中数字电路和时钟电路供电的低压差线性稳压器。利用Hspice软件对电路进行了性能仿真,仿真结果表明,本文设计的LDO输入电压1.9 V,输出电压1.3 V,在负载100μA到50 mA的范围内,具有良好的环路稳定性和负载调整率,其相位裕度保持在60度以上,输出电压的静态波动小于100μV;同时电路具备较优的电源噪声抑制比,在低频段,其电源噪声抑制比达-69.8 dB,在1MHz为-27.7dB;另外,稳压器具备可靠的过流保护功能。(本文来源于《电子科技大学》期刊2019-03-20）
付年华[2]（2018）在《片上高速低抖动时钟网络研究与设计》一文中研究指出随着集成电路技术的不断发展,系统工作的时钟频率越来越高,在一些高频ADC系统中,所需要的时钟频率有些已经达到吉赫兹以上。通常片外时钟信号存在着占空比不满足采样要求、频率单一等问题,时钟网络就是完成对片外时钟信号的恢复,消除抖动,频率合成、转换、驱动等功能。同时高性能的时钟网络应该具有抖动低、功耗小、频带宽等优点。基于PLL的时钟发生器是一种常用的低成本、高效率方案,但是随着时钟频率的不断提高,设计的难度和成本不断增加。针对这些存在的问题,本课题做了深入研究,设计一种基于延迟锁相环的高速、低抖动时钟网络。本文首先对锁相环(Phase-locked Loop,PLL)、延迟锁相环(Delay-Locked Loop,DLL)相关理论进行充分研究与分析,在传统延迟锁相环基础上对时钟网络进行了设计,可以分为叁个部分:时钟缓冲器模块、占空比稳定模块和多相时钟产生模块。时钟缓冲器模块采用全差分结构,可以有效降低噪声影响,同时实现对时钟信号幅度的放大,提高了信号的驱动能力。占空比稳定模块是基于改进的延迟锁相环结构设计,可以将片外时钟信号占空比调整为50%,满足系统对时钟占空比的要求。在比较多种多相时钟方案的基础上,本文选择了基于D触发器的多相时钟产生方案,可以实现对时钟信号的分频。来自外部的时钟信号,经过时钟网络处理后,可以得到稳定的占空比50%的时钟信号,信号拥有较小的抖动,作为采样保持电路的控制信号和其他模块的时钟同步信号,使系统精度和转换速率均有提高。论文采用TSMC 0.18μm CMOS工艺,在1.8V电源电压下,输入信号频率500MHz,使用candence软件的spectre仿真环境对电路进行仿真。仿真结果表明,时钟缓冲器电路可以起到提升时钟信号驱动能力作用,时钟缓冲器的抖动大小为0.67ps;基于延迟锁相环的时钟稳定电路可以实现20%~80%占空比调整范围,调整精度为±0.6%,电路的抖动大小为1.42ps;基于移位寄存器的多相时钟产生电路可以实现时钟信号的二分频以及移相功能,抖动大小为0.26ps;本文设计电路总体抖动为2.35ps,小于设计要求2.5ps,达到了高速、低抖动的设计目标要求。(本文来源于《合肥工业大学》期刊2018-04-01）
李贞妮,李晶皎,王爱侠,钟顺达[3]（2018）在《片上网络跨时钟域的高速数据通信接口设计》一文中研究指出为了解决跨时钟域问题对基于片上网络的高速数据传输造成的功能误差,提出了一种新的片上网络跨时钟域高速数据通信接口电路。针对采用多电压频率岛分配方案的异步片上网络,将多路选择器模块和基于令牌环的环形异步FIFO相结合构成跨时钟域高速数据通信接口电路。实验结果表明,该算法及电路设计能够有效减小亚稳态的影响,增加片上网络系统数据传输的吞吐率,满足用于视频采集和处理系统的片上网络对大数据量和高速度数据码流进行实时传输的需求。(本文来源于《单片机与嵌入式系统应用》期刊2018年03期）
余乐,王瑶,陈岩,吴超,李洋洋[4]（2017）在《多核片上系统时钟网络结构模型与仿真分析》一文中研究指出对多核片上系统(MPSoC)而言,随着集成度和性能的提升,时钟网络的结构愈发重要。研究了基于结构建模的多路全局/局域时钟网络的结构建模与分析。通过建立多级级联,分别从主干、支干和接入叁层对时钟网络的结构进行建模。针对运算单元接入数、单行中肋排数目、运算单元中输入时钟数目以及时钟区域数等几方面,评估了时钟网络性能。以Stratix V E FPGA为例对时钟网络综合分析,分析结果表明,四象限的对称结构权衡了多项性能指标,是最优的时钟网络结构,可以作为一种通用结构应用在目前主流MPSoC上。(本文来源于《测控技术》期刊2017年08期）
王昊,杨梁[5]（2017）在《片上波动影响下的Mesh结构时钟系统的性能分析方法》一文中研究指出考虑到片上波动对Mesh结构时钟系统的影响,提出了一种基于统计理论的时钟系统性能分析方法。该方法的核心思想是在真实的解析函数难以求解的情况下,采用统计分析方法对该函数进行拟合。从两方面着手研究:如何拟合时钟偏差的概率分布;如何拟合前驱动层时钟路径的时延对时钟偏差的影响。实验证明,时钟偏差的概率分布可用正态分布拟合,而前驱动层时钟路径的时延与时钟偏差的关系可采用多元线性回归模型进行拟合。因此,这套拟合方法使设计人员能够通过正态分布的概率分布函数评估不确定性约束是否合理;在设计后期,根据多元线性回归模型调节优化前驱动层,提高时钟系统的性能。(本文来源于《高技术通讯》期刊2017年07期）
刘鑫[6]（2017）在《基于片上时钟电路的at speed测试及验证》一文中研究指出集成电路以前所未有的进步在多方面影响着社会,包括消费类电子,汽车电子,医疗电子甚至是军事方面。在消费类电子和汽车电子方面,如何满足人们对产品便携性、多功能性、高可靠性的要求已经成为目前研究的热门话题。从集成电路设计方面考虑,为了达到这些要求,意味着电路在特征尺寸、复杂度、工作频率等方面要做更多的优化;从芯片测试方面考虑,其所带来的挑战也是不容忽视的,特别是随着工作频率的不断提升,传统的可测性设计方案已经不能满足由此所带来的时序问题。因此,全速测试(at speed)技术应运而生,即芯片在实际工作频率下施加测试向量并观察响应,以此来检测时延故障。围绕Mentor的可测性设计流程,本文的主要工作包括at speed高频时钟的提供、测试向量生成以及测试向量验证叁部分。对于全速测试高频时钟的提供,主要是对时钟控制电路进行优化,优化后的电路主要由叁部分组成:Switch_Inst,Pulse_Filter,Rigster_Filter这叁部分。其中Switch_Inst模块对扫描模式下的高频时钟进行选择,得到第一部分高频时钟;为了节省测试成本和测试时间,Pulse_Filter部分对Switch_Inst得到的全速测试时钟再进行一次选择,得到含有7个时钟周期的全速测试时钟;最终为了增加电路的灵活性,在Register_Filter电路中采用Condition命令对寄存器赋值从而得到期望的高频时钟周期。优化后的时钟控制电路需满足如下要求:模块内每个时钟域(clock domain)可以被单独控制,这样有助于覆盖率的提升和测试向量数目的减少;当电路处于capture模式时,保证电路选择出正确的时钟周期;保证电路在低速时钟(slow clock)和高速时钟(fast clock)之间能够准确切换;多个时钟域共用一个PLL,减少面积开销。在测试向量生成部分,详细介绍了如何产生Stuck at和Transition测试向量,并围绕可测性设计最关心的叁个问题:设计规则检查、故障覆盖率以及mismatch仿真分别做了详细介绍,最终在仿真工具VCS上对生成的测试向量进行验证,保证测试向量的有效性。本文的全速测试验证是在一款14nm SOC芯片的音频模块中进行的,包括全速测试电路插入、测试向量生成以及测试向量验证。该模块的最高工作频率为307.3MHz,含有6.8万个寄存器,50多块存储器。实验数据表明在满足测试覆盖率的情况下,使用片上时钟电路进行全速测试大大缩短了测试时间,提高了测试效率。(本文来源于《西安电子科技大学》期刊2017-06-01）
任思伟,唐代飞,祝晓笑,刘昌举,刘戈扬[7]（2017）在《基于片上系统的时钟复位设计》一文中研究指出从方法优化和电路设计入手,提出了基于片上系统(SOC)的复位方法和时钟复位电路。设计了片外按键复位电路、片内上电电路、晶振控制电路、片内RC低频时钟电路、槽脉冲产生电路、分频延时电路、时钟切换电路及异步复位同步释放电路等电路模块。以上电路模块构成了片上系统的时钟复位电路,形成了特定的电路时钟复位系统。该时钟复位系统将片外按键复位与片内上电复位结合起来,形成多重复位设计,相比单纯按键复位更智能,相比单纯上电复位则更可靠。另外,该时钟复位系统还采用了片内RC振荡时钟电路等一系列电路,借助片内RC时钟实现对芯片的延时复位,进而在保证复位期间寄存器得到正确初始化的同时,还使得芯片能够始终处在稳定的晶振时钟下正常工作。相比传统的时钟复位电路,该时钟复位系统既便捷,又保证了系统初始化和系统工作的可靠性。(本文来源于《半导体光电》期刊2017年02期）
卢欣[8]（2016）在《对工艺偏差不敏感的片上时钟自校准电路的设计与实现》一文中研究指出片上时钟产生电路是片上系统(SOC)内部必不可少的重要模块,对于不同的应用场景,所需要的片上时钟产生电路性能要求也不相同,例如:微控制器(MCU)所需要的时钟频率较高,对于时钟的抖动也有较严格的要求,因此,通常情况下功耗较大;在无线传感网络(WSN)应用领域,由于电源模块主要由能量采集电路(Energy Harvesting)完成,所获得的能量极其有限,因此,低功耗设计是上述应用的主要目标。本文研究设计了一种片上时钟自校准电路,该时钟电路的频率为10kHz,相位噪声在100Hz时为-38dBc/Hz,在10kHz时为-89dBc/Hz,包含校准电路总功耗为910nW。基于台联电UMC 0.18μm CMOS数模混合标准工艺,设计了包含电流源产生电路,时钟产生电路,工艺偏差校准电路等几个重要的子单元模块。与传统的电流源产生电路相比,该设计所用的基准产生电路功耗更低,电源抑制比更好,主要是由于没有采用传统的放大器来稳定节点电压,并且采用负反馈来提升电源抑制比。时钟产生电路采用的是弛豫振荡器,属于RC振荡器里的一种。相比于环形振荡器,该类振荡器的优点是线性度和工艺敏感性更好,波形为典型的叁角波或者方波,缺点是时钟的抖动更加明显;并且该时钟电路采用噪声电流滤波技术,相比于传统的电压阈值触发技术,其降低了噪声对信号的干扰,从而使得时钟的抖动更小。工艺偏差校准电路通过感应时钟电路产生的频率与参考频率的误差大小调节补偿电容来进行自动校准。在电源电压为1V,温度为25℃的情况下对整个电路进行100次蒙特卡罗仿真(Monte Carlo)结果表明,整个校准系统从初始状态到目标频率所需要的校准时间为40ms,校准前后的时钟频率标准差分别为19.1%和0.31%。通过调节参考频率以及偏置电流源的大小,该时钟电路所产生的振荡频率可以在10kHz~50kHz的范围内调节。最后,在集成电路的工艺生产过程中,片上电容、电阻的绝对值误差在3σ的范围内大致为20%,通过合理和对称的版图绘制技术,可以使得前两者的相对误差低于0.1%,所以,电容和电阻的匹配在整个版图规划中很重要。同时,为了避免闩锁效应和降低时钟电路核心部分的噪声干扰,我们采用了大量的guard ring结构来降低模块之间的噪声影响。整个设计的核心版图面积为270μm*360μm。(本文来源于《深圳大学》期刊2016-06-30）
莫东杰[9]（2016）在《支持动态变频的片上系统的时钟控制单元》一文中研究指出随着半导体行业的飞速发展,集成电路的制造和工艺的进步,片上系统(SoC)的规模越来越大的同时功能越来越复杂,体积也越来越小,但与此同时,对于性能和功耗的要求也大幅提高,尤其是日渐普及的移动电子设备,它们对性能和续航的依赖越来越大。所以,如何在降低功耗的同时保持相应的性能是当今SoC设计中最受人们关注的问题之一。针对SoC的功耗优化,可以分别从系统级,软件级,架构级,行为级,寄存器传输级,门级和晶体管级等层次进行,在不同的层次有着不同的优化参数,实际上从系统级去考虑功耗的问题,对SoC的功耗优化幅度最大,优化效果也越明显。就时钟同步电路而言,动态功耗是SoC系统功耗的主要来源,而动态功耗控制是SoC设计中系统级别上最主要的提高功耗利用率的有效方法。根据国内外的相关研究,系统时钟是影响SoC性能与功耗的最主要因素,因此,如何有效的控制SoC系统时钟是实现系统级功耗优化的最大挑战。本课题提出一种基于动态功耗控制的系统级时钟控制方法,并应用其设计实现了一种应用于低功耗SoC芯片的支持动态变频的功耗控制单元。该功耗控制单元通过运用门控时钟技术,实现了五个不同的SoC工作状态,让系统能根据不同的性能和功耗的要求选择不同的工作状态；同时,通过运用自适应动态频率调节技术,通过采样SoC系统执行时的任务负载和工作时间,根据系统现时需求的变化,计算出工作任务最佳的工作频率,并且实时的动态调节SoC的工作频率,最终实现功耗的优化。整个过程主要由硬件电路实现,无需软件的参与,极大的提高了对时钟控制的实时性。在本课题中,将该功耗控制单元集成应用到基于openMSP430嵌入式处理器的低功耗微控制器实验平台系统中,并结合Verilog Compiled Simulator和Verdi等工具进行功能仿真和验证,同时采用Design Compiler进行一定的优化并得出设计的网表,利用Power Compiler工具对仿真结果和设计网表进行功耗估计分析,仿真验证以及功耗分析的实验结果表明,引入支持动态变频的系统芯片功耗控制单元的微控制器在满足工作效率与性能需求的基础上,能够有效降低SoC系统的1.4%-19.6%的功耗,具有一定的实际应用意义。(本文来源于《广东工业大学》期刊2016-05-01）
杨雅娟,杨海钢,韦援丰,王峰,朱渊明[10]（2015）在《一种自参考高速高精度片上时钟抖动测量系统》一文中研究指出提出了一种自参考结构的高速高精度片上时钟抖动测量系统。该系统采用流水线读出差分延时链结构,实现了超高速时钟相位抖动的连续周期测量。为降低传统测量中参考时钟引入的系统误差,提出了一种单时钟周期延时结构的自参考测试方案,实现了无参考时钟的抖动测量。鉴相器采用叁级SR锁存器结构,可实现无死区时间鉴相。设计采用0.13μm CMOS工艺,电源电压为1.5V。仿真结果表明,该系统可测量时钟频率范围为80MHz~1.2GHz,分辨率最高可达3ps,在电源噪声为100mV时,分辨率仍可达6ps。最后,对仿真结果进行了噪声频谱描述分析。(本文来源于《微电子学》期刊2015年03期）
片上时钟论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着集成电路技术的不断发展,系统工作的时钟频率越来越高,在一些高频ADC系统中,所需要的时钟频率有些已经达到吉赫兹以上。通常片外时钟信号存在着占空比不满足采样要求、频率单一等问题,时钟网络就是完成对片外时钟信号的恢复,消除抖动,频率合成、转换、驱动等功能。同时高性能的时钟网络应该具有抖动低、功耗小、频带宽等优点。基于PLL的时钟发生器是一种常用的低成本、高效率方案,但是随着时钟频率的不断提高,设计的难度和成本不断增加。针对这些存在的问题,本课题做了深入研究,设计一种基于延迟锁相环的高速、低抖动时钟网络。本文首先对锁相环(Phase-locked Loop,PLL)、延迟锁相环(Delay-Locked Loop,DLL)相关理论进行充分研究与分析,在传统延迟锁相环基础上对时钟网络进行了设计,可以分为叁个部分:时钟缓冲器模块、占空比稳定模块和多相时钟产生模块。时钟缓冲器模块采用全差分结构,可以有效降低噪声影响,同时实现对时钟信号幅度的放大,提高了信号的驱动能力。占空比稳定模块是基于改进的延迟锁相环结构设计,可以将片外时钟信号占空比调整为50%,满足系统对时钟占空比的要求。在比较多种多相时钟方案的基础上,本文选择了基于D触发器的多相时钟产生方案,可以实现对时钟信号的分频。来自外部的时钟信号,经过时钟网络处理后,可以得到稳定的占空比50%的时钟信号,信号拥有较小的抖动,作为采样保持电路的控制信号和其他模块的时钟同步信号,使系统精度和转换速率均有提高。论文采用TSMC 0.18μm CMOS工艺,在1.8V电源电压下,输入信号频率500MHz,使用candence软件的spectre仿真环境对电路进行仿真。仿真结果表明,时钟缓冲器电路可以起到提升时钟信号驱动能力作用,时钟缓冲器的抖动大小为0.67ps;基于延迟锁相环的时钟稳定电路可以实现20%~80%占空比调整范围,调整精度为±0.6%,电路的抖动大小为1.42ps;基于移位寄存器的多相时钟产生电路可以实现时钟信号的二分频以及移相功能,抖动大小为0.26ps;本文设计电路总体抖动为2.35ps,小于设计要求2.5ps,达到了高速、低抖动的设计目标要求。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
片上时钟论文参考文献
[1].周琦.一种用于高速低抖动时钟电路的片上电源系统设计[D].电子科技大学.2019
[2].付年华.片上高速低抖动时钟网络研究与设计[D].合肥工业大学.2018
[3].李贞妮,李晶皎,王爱侠,钟顺达.片上网络跨时钟域的高速数据通信接口设计[J].单片机与嵌入式系统应用.2018
[4].余乐,王瑶,陈岩,吴超,李洋洋.多核片上系统时钟网络结构模型与仿真分析[J].测控技术.2017
[5].王昊,杨梁.片上波动影响下的Mesh结构时钟系统的性能分析方法[J].高技术通讯.2017
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[7].任思伟,唐代飞,祝晓笑,刘昌举,刘戈扬.基于片上系统的时钟复位设计[J].半导体光电.2017
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[9].莫东杰.支持动态变频的片上系统的时钟控制单元[D].广东工业大学.2016
[10].杨雅娟,杨海钢,韦援丰,王峰,朱渊明.一种自参考高速高精度片上时钟抖动测量系统[J].微电子学.2015