CMOS工艺中提高DRAM保持时间的研究

论文摘要

动态随机存储器（DRAM）具有很低的单元存储成本和很高的集成密度,使它成为了商用中最广泛使用的半导体存储器。最近几年,随着计算机硬件和软件的快速发展,对先进的计算动态随机存储器（DRAM）模块的要求一直在迅猛增长。与此同时,DRAM的体积和功耗还在不断地减小以满足先进计算应用的要求。DRAM是利用电容器上的电荷存储来代表存储的二进制数据值,之所以称为动态的是因为存储的电荷即便在持续施加电源的情况下也会泄露掉,所以,必须以一定的周期性间隔对单元进行读取和刷新。刷新的时间间隔越短功耗就会越大,提高DRAM的保持时间就可以使刷新的频率降低,从而达到减小功耗的目的。由于DRAM单元尺寸不断地等比例缩小,要使新一代DRAM产品能够维持甚至超过上一代DRAM的保持时间成为一个具有很大挑战性的课题。不仅要在更小的面积上制造出具有相近电容值的电容,而且需要更有效地抑制各种各样的漏电流。本文主要研究CMOS工艺中如何提高DRAM的保持时间。为了把电容做得更大,研究了具有较高介电常数的新介质材料Al2O3的各种电特性,并最终采用原子层沉积（ALD）的方法把它成功地运用到工艺中去。电容的耗尽层如果太厚会降低电容的实际电容值,我们通过对耗尽层的厚度与参杂杂质的各种条件做了深入的研究,有效地降低了耗尽层的厚度提高了电容值。虽然电容在水平方向上的单位面积减小了（芯片尺寸减小）,但是我们抓住垂直方向上的电容面积展开研究,开创性地运用两层不同的电介质及灵活运用干法刻蚀、湿法刻蚀相结合的方法成功地制作出高度达到20千埃的电容,而且电容顶部不会由于电容高度太高而在刻蚀时造成破坏。在抑制漏电流方面,分析了各种漏电流产生的机理及其对DRAM保持时间影响的程度,抓住两个最主要的漏电流来展开研究,PN节的漏电流和MOS管的亚阈值漏电流。针对PN节的漏电流,我们通过研究开发出一种新颖的MOS器件,这种器件在源漏端具有不对称的PN节,不仅可以有效地减小PN节的漏电流,而且能有效地抑制短沟道效应。针对MOS管的亚阈值漏电流,理论分析相对简单一些,通过适当增加杂质的剂量或器件的特征尺寸都可以达到目的,但是工艺中一点点的扰动就会引起器件阈值电压的变化从而影响亚阈值漏电流,本课题主要是研究如何采用动态调整的方法来得到良好的亚阈值漏电流性能。通过提高电容的电容值和有效地抑制漏电流,我们成功地把0.13um CMOS工艺生产的DRAM的保持时间提高到350毫秒至400毫秒左右,比传统的DRAM的保持时间多出100多毫秒,大大降低了产品的功耗。

论文目录

• 摘要
• Abstract
• 前言
• 第一章 DRAM的应用、发展状况及工作原理
• 1.1 DRAM的应用和发展状况
• 第二章 CMOS集成电路制造工艺的介绍
• 第三章 CMOS工艺中提高DRAM保持时间的各种方法
• 2O₃提高电容'>第四章 采用ALD工艺的Al₂O₃提高电容
• 4.1 ALD工艺介绍及其特点
• 2O₃的电特性分析'>4.2 AL₂O₃的电特性分析
• 4.3 在量产过程中需要注意的一些问题
• 3退火的方法减小耗尽层'>第五章 采用NH₃退火的方法减小耗尽层
• 第六章 采用双层堆栈的电容结构提高电容
• 6.1 采用BPSG+TEOS的结构提高电容的高度
• 6.2 在量产过程中需要注意的一些问题
• 第七章 采用CLD IMP工艺减小漏电流
• 7.1 CLD IMP工艺减小漏电流的原理
• 7.2 在量产过程中需要注意的一些问题
• 第八章 动态调整Vt控制亚阈值漏电流
• 结论
• 参考文献
• 后记