集成电路后端设计中半导体芯片的成品率优化

论文摘要

半导体行业正处于一个前所未有的变革时期,对“摩尔定律”的不懈追求带来了层出不穷的物理和经济挑战,而且这些挑战往往看起来是无法克服的。现在,硅元件的特征尺寸甚至是硅元件之间的间距都已经小于用于硅元件制版的光的波长。一旦制版完成,材料特性和电气特性可能会极大程度地改变芯片的性能和可靠性。这些光蚀刻技术和材料效应相结合,在130nm技术的加工中形成了难以逾越的难题。成品率以螺旋曲线下滑,数据量则呈指数曲线上升,掩模成本急剧增加。在这个富有挑战意义的技术转折点上,产品的生产过程比预期的速度要慢得多。展望90nm和65nm制作工艺的未来,新的光蚀刻设备、机械应力和材料效应使高的成品率更难以实现。本文主要研究芯片设计中对成品率的优化。共分为六章,第一章主要是成品率的简单介绍,使读者对的成品率影响分类、产生原因、计算方法等有一定的了解,并且对成品率设计有一个大致的概念;第二章是对芯片成品率设计中一些专业术语和特定概念的介绍,包括一些基本的定义和一些与成品率有关的器件知识;第三章主要具体介绍成品率影响的一些原因,以及Synopsys公司的工具ICComplier对成品率优化的具体步骤;第四章接着具体阐述了每一个步骤的功能作用,着重支出了其中的芯片成品率设计,也即各步骤中成品率设计的不同规则和方式;第五章摘要了设计完成的电路中的功耗、时序、时钟树偏斜、芯片面积、布线长度等结果,并且对这些结果进行具体分析,论述了影响这些结果的可能因素,并且分析了它们产生的原因。

论文目录

• 目录
• 摘要
• Abstract
• 引言
• 第一章 芯片成品率的基本知识
• 1.1 芯片成品率的定义及影响芯片成品率的因素
• 1.2 现有提高芯片成品率的方法和目的
• 1.3 常用成品率设计算法
• 1.4 设计方法
• 1.5 研究重点
• 第二章 相关的术语和概念
• 2.1 设计过程中芯片成品率的相关术语介绍
• 2.2 基本概念介绍
• 第三章 成品率优化设计流程
• 3.1 简介
• 3.2 内连线栓塞的优化（Via optimization）
• 3.3 关键面积的分析和减少
• 3.4 金属填充（Metal fill insertion）
• 3.5 减少CMP对成品率的影响
• 3.6 减少光刻对成品率的影响
• 第四章 成品率优化流程及验证方法
• 4.1 设计综合（Synthesis）
• 4.2 读入Verilog文件（Read Verilog）
• 4.3 版图规划（Floorplan）
• 4.4 布局（Placement）
• 4.5 时钟树综合（Clock Tree Synthysis）
• 4.6 布线（Routing）
• 4.7 成品率优化（Yield Optimization）
• 4.8 芯片修整（Chip Finishing）
• 4.9 时序优化
• 第五章 多组数据物理设计结果分析
• 5.1 对设计后的产品的物理验证结果:
• 5.2 进行优化结果的比较与分析
• 5.3 最新版本与1.0版本功耗优化结果的比较与分析
• 参考文献
• 后记