高速AES算法IP核的研究

论文摘要

AES是美国国家标准与技术研究所(NIST)提出的高级加密标准,它是一个对称分组密码算法,用来取代旧的数据加密标准DES,从而成为广泛使用的标准。AES算法可以应用于很多方面,例如存储介质,IPSec协议和WLAN等技术中的数据加密。AES算法可以用软件或者硬件来实现,随着集成电路设计成本的降低,用硬件实现AES具有更高的处理速度,更可靠的保密性和更低廉的成本等优势。本文提出了AES算法硬件实现的一种新方法,与以往方法都是只有AES加密部分或者解密部分的硬件实现不同,而是将加密和解密集成到一起来实现。首先分析了AES算法的结构,并通过修改解密流程,在加解密流程中采用结构共享,节省了芯片的面积；其次在字节代换中采用复合域中的运算,使得不可减小的时间延迟变得最小；最后通过仔细分析电路中各部分的时间延迟,采用了8级流水线结构,在最大程度上提高了数据处理的速度。本文对所设计的IP核进行了完整的前仿真和后仿真实验,并成功通过了仿真验证,从而证明本文所设计的IP核功能正确,性能良好。本文提出的硬件结构适合于芯片面积资源紧张,又同时要求芯片处理速度较快的场合中。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 研究背景
• 1.2 数字集成电路设计
• 1.2.1 数字集成电路设计流程
• 1.2.2 规格定义
• 1.2.3 系统构架的基本原则
• 1.3 FPGA设计与原型验证
• 1.4 论文主要工作及章节安排
• 第二章 高级加密标准AES算法介绍
• 2.1 高级加密标准的起源
• 2.2 AES的基本运算
• 8）的加法'>2.2.1 GF（2⁸）的加法
• 8）的乘法'>2.2.2 GF（2⁸）的乘法
• 2.3 AES加密与解密
• 2.3.1 AES算法结构
• 2.3.2 AES密钥扩展过程
• 第三章 AES加解密IP核的实现
• 3.1 实现思想
• 3.2 AES加解密IP核的模块划分
• 3.2.1 模块划分原则
• 3.2.2 AES顶层的三大模块
• 3.3 AES加解密IP核的设计
• 3.3.1 RTL级可综合代码的编写
• 3.3.2 对AES加解密IP核进行综合
• 第四章 AES加解密IP核的仿真
• 4.1 数字集成电路的仿真
• 4.1.1 仿真的基本概念
• 4.1.2 Testbench基本概念
• 4.1.3 Testbench设计原则
• 4.2 AES加解密IP核的仿真
• 4.2.1 AES加解密IP核的前仿真
• 4.2.2 AES加解密IP核的后仿真
• 4.3 试验结果与分析
• 第五章 总结与展望
• 致谢
• 参考文献
• 附录A 仿真测试程序的部分代码
• 研究成果