嵌入式SRAM内建自测试设计

论文摘要

随着深亚微米级工艺技术的发展,芯片中嵌入式SRAM越来越多,对嵌入式SRAM的测试已经成为一个重要的研究课题。但由于存储器嵌入在芯片中,并非所有的引脚都被连到芯片引脚上,故传统的测试方案不能有效支持测试,因此有必要提供一种专门而有效的解决方案,而内建自测试（BIST）则成为当前针对嵌入式存储器测试的一种经济有效的途径。本文的BIST设计针对的是一款4K×8bit双口SRAM的测试芯片。论文首先分析了SRAM的逻辑错误,即故障模型:接着研究了相关的测试算法,采用了MARCH C+和MARCH d2pf两种算法,并将MARCH C+扩展为字定向的算法,这两种算法的组合使用提高了测试的故障覆盖率;在时序设计上采用了一种并行处理的方式,理论分析表明这种方式在减少测试时间方面是有效的,从而实现了全速设计;在电路设计上基于Verilog语言实现了BIST各模块的RTL设计,并在传统BIST模块基础上增加了内建自测试（BISA）模块,将故障信息以串口形式输出,有效降低了芯片调试的难度;最后利用FPGA平台实现了BIST的功能和时序验证,并通过综合、静态时序分析、自动布局布线实现了BIST系统的版图设计。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题背景
• 1.2 国内外研究情况
• 1.3 论文的主要工作
• 1.4 论文章节结构
• 第二章 集成电路可测性设计
• 2.1 专项设计（Ad hoc Design）
• 2.2 扫描设计
• 2.3 边界扫描技术
• 2.4 内建自测试设计（BIST）
• 2.4.1 BIST的组成
• 2.4.2 BIST应用方案
• 2.5 小结
• 第三章 SRAM工作原理及故障模型分析
• 3.1 SRAM基本结构及工作原理
• 3.1.1 SRAM总体架构
• 3.1.2 SRAM存储单元工作原理
• 3.2 SRAM故障模型分析
• 3.2.1 单端口存储器存储单元阵列故障机理分析
• 3.2.2 地址译码故障
• 3.2.3 读写逻辑
• 3.2.4 双端口故障模型
• 3.3 小结
• 第四章 测试算法分析
• 4.1 存储器测试所使用的几种算法
• 4.2 MARCH算法分析
• 4.3 小结
• 第五章 SRAM内建自测试设计
• 5.1 4K×8bitSRAM简介
• 5.2 BIST时序分析
• 5.2.1 传统的BIST时序
• 5.2.2 有并行结构的BIST时序
• 5.3 BIST电路各功能模块设计
• 5.3.1 传统 BIST模块设计
• 5.3.2 带有内建自分析（BISA）的BIST设计
• 5.3.3 FSM控制器设计
• 5.3.4 地址产生器设计
• 5.3.5 数据产生器设计
• 5.3.6 读写控制器设计
• 5.3.7 比较数据器设计
• 5.3.8 比较器设计
• 5.3.9 BISA设计
• 5.4 FPGA板级验证
• 5.5 小结
• 第六章 RTL代码综合和后端设计分析
• 6.1 RTL代码综合
• 6.1.1 综合简介
• 6.1.2 BIST设计 RTL级综合
• 6.2 静态时序分析
• 6.2.1 静态时序分析（STA）介绍
• 6.2.2 PrimeTime进行时序分析
• 6.3 版图设计
• 6.3.1 电源布线
• 6.3.2 布局
• 6.3.3 时钟树综合
• 6.3.4 布线
• 6.3.5 验证仿真
• 6.4 小结
• 第七章 总结和展望
• 致谢
• 参考文献
• 研究成果