基于32位RISC体系结构的微处理器设计与研究

论文摘要

基于RISC架构的处理器是通用高性能处理器的一种。其架构简洁，运行效率高，在高性能计算，嵌入式处理，多媒体应用等各个领域得到了广泛应用。基于硬件描述语言的CPU IP核具有可以根据应用裁减，易于调试，便于集成的特点，使得处理器IP核的设计、研发和应用得到快速发展。本文讨论了处理器指令系统架构，研究了微处理器的数据通路，完成了处理器流水线功能的划分，进行了处理器微体系结构设计，对设计的IP核进行了系统功能仿真。并将IP核下载到FPGA，设计的指令编译后放入相应存储器，对处理器的IP进行了硬件验证，验证结果满足处理器设计的功能要求。论文设计实现的32位RISC处理器IP核，具有5级流水线架构，具备常用的七十一条指令。设计过程中解决了数据相关、结构相关及转移相关等问题，并实现了可屏蔽的中断系统。本设计体系简洁，易于扩展，非常适合以IP核的形式应用于FPGA芯片，作为嵌入式设备的单片机或MCU来使用。本论文的流水线处理器所采用的设计方法和设计的处理器IP核，对今后进行CUP设计研究有很好的参考价值。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 课题研究背景
• 1.2 RISC 体系结构微处理器的研究现状
• 1.3 基于 RISC 体系结构微处理器软核的研究意义
• 1.4 本文的主要工作
• 1.5 论文结构安排
• 第二章 主要技术介绍
• 2.1 处理器指令系统架构（ISA）
• 2.2 微处理器数据通路
• 2.2.1 冯.诺依曼架构和哈佛架构
• 2.2.2 体系结构并行设计技术—流水线
• 2.3 项目设计方法简介
• 2.3.1 Top-Down 的设计方法
• 2.3.2 基于 FPGA 的设计流程
• 2.3.3 本项目的设计流程
• 2.4 本章小结
• 第三章 处理器指令集设计及数据通路分析
• 3.1 处理器指令集设计
• 3.1.1 32 位 RISC 处理器指令类型
• 3.1.2 32 位 RISC 处理器寻址方式
• 3.1.3 32 位 RISC 处理器指令集及其编码
• 3.2 五级流水线功能划分
• 3.2.1 基本计算指令各阶段具体操作
• 3.2.2 分支及跳转指令各阶段具体操作
• 3.2.3 数值存取指令各阶段具体操作
• 3.2.4 堆栈及断点保存恢复指令各阶段具体操作
• 3.2.5 中断操作指令每一阶段具体操作
• 3.2.6 其他操作指令每一阶段具体操作
• 3.3 处理器数据通路设计
• 3.4 本章小结
• 第四章 处理器微体系结构设计
• 4.1 IF 级设计
• 4.1.1 IF 级外部接口
• 4.1.2 IF 级内部逻辑结构
• 4.1.3 IF 级内部有效地址的仲裁机制
• 4.2 ID 级设计
• 4.2.1 主控单元设计
• 4.2.2 寄存器堆设计
• 4.2.3 中断系统设计
• 4.3 EXE 级设计
• 4.3.1 EXE 级外部接口
• 4.3.2 EXE 级内部逻辑结构
• 4.4 MEM 级设计
• 4.4.1 MEM 级系统结构
• 4.4.2 MEM 级 RAM 功能模块读写时序
• 4.5 WB 级设计
• 4.6 流水线辅助功能组件设计
• 4.7 相关问题及解决方法
• 4.7.1 第一类数据相关问题及解决办法
• 4.7.2 第二类数据相关问题及解决办法
• 4.7.3 转移相关问题及解决办法
• 4.8 本章小结
• 第五章 处理器内核主要功能部件仿真及 FPGA 验证
• 5.1 处理器内核主要控制模块功能仿真
• 5.1.1 主控单元仿真
• 5.1.2 ALU 控制器 alucontroller 的仿真
• 5.1.3 数据前推单元 forwardunit 的仿真
• 5.1.4 流水线暂停单元 hazarddetectunit 的仿真
• 5.2 系统功能仿真
• 5.3 FPGA 综合验证
• 5.4 本章小节
• 第六章 结束语
• 致谢
• 参考文献