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65nm CMOS 10MHz-1.2GHz宽带可编程锁相环设计

2020-12-14阅读(657)

65nm CMOS 10MHz-1.2GHz宽带可编程锁相环设计

论文摘要

1932年,贝尔赛什（Bellectze）提出了同步检波理论,首次公开了对锁相环的论述。随着集成技术的发展,特别是半导体CMOS工艺的出现,锁相技术开始在更广泛的领域得到应用,宽输入与输出范围及可以精确分频的锁相环逐渐成为人们研究的热点之一。众所周知,锁相环系统是窄带闭环反馈系统。本文在研究锁相环理论基础上,基于65nm CMOS工艺设计实现了一款输入频率10MHz-200MHz、输出频率10MHz-1.2GHz的宽带可编程锁相环。版图后Hspice仿真表明该锁相环功能正确、性能优良,能达到预定设计要求。本文的研究工作和创新点主要包括:1.研究了电荷泵锁相环理论,对锁相环的模型、数学推导及稳定性进行了深入研究,为本课题的锁相环宽带技术研究奠定了基础,也为今后的宽带锁相环的研究提供了思路。2.根据锁相环宽带的要求,设计了一种由多个窄带组成的宽带锁相环结构,使锁相环输入频率范围10MHz-200MHz、输出频率范围10MHz-1.2GHz。3.为了防止VC上的抖动对锁相环的性能造成影响,设计了一种适用于单端VCO的抖动抑制电路,可以把VC抖动对锁相环的影响降低百分之七十以上。4.研究了数模混合锁相环的版图设计技术,对模拟电路版图做了精心的匹配设计和保护,有效减少了各种噪声的干扰,提高了锁相环的性能。5.基于65nm CMOS工艺实现了该锁相环,该锁相环的面积0.182mm2、功耗在最坏情况下小于10mW、VCO频率范围0.9GHz-2.5GHz、输入频率10MHz-200MHz、输出频率范围10MHz-1.2GHz、前分频器可实现1-32分频、反馈分频器可实现1-32分频、后分频器可实现1-32分频、均方根与峰峰抖动在最坏情况下输入频率50MHz、输出频率200MHz时分别为250.129ps和32.125ps。6.对设计的锁相环进行了流片及样片测试。样片的测试结果表明:本文设计的锁相环的性能指标与模拟结果一致,满足了设计要求。

论文目录

  • 摘要
  • Abstract
  • 第一章 绪论
  • 1.1 课题研究背景
  • 1.2 国内外相关研究
  • 1.3 本文的主要工作
  • 1.4 本文的结构
  • 第二章 锁相环相关理论
  • 2.1 锁相环简介
  • 2.2 电荷泵型锁相环模型及数学推导
  • 2.3 锁相环中的稳定性分析
  • 2.4 本章小结
  • 第三章 宽带锁相环结构设计
  • 3.1 宽带可编程锁相环的设计指标
  • 3.2 锁相环整体架构
  • 3.3 精确的输出频率控制的实现
  • 3.4 宽带的实现
  • 3.5 本章小结
  • 第四章 宽带锁相环关键电路设计
  • 4.1 鉴频、鉴相器
  • 4.2 压控振荡器
  • 4.3 VC 抖动抑制电路
  • 4.4 锁定检测电路
  • 4.5 锁相环电路模拟
  • 4.6 本章小结
  • 第五章 锁相环版图设计与样片测试
  • 5.1 版图设计中考虑的因素
  • 5.2 锁相环版图设计与验证
  • 5.3 样片测试
  • 5.4 本章小结
  • 第六章 结束语
  • 6.1 本文工作总结
  • 6.2 未来工作展望
  • 致谢
  • 参考文献
  • 作者在学期间取得的学术成果

    • 相关论文文献

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