论文摘要
最早由Gallager于1962年提出的低密度校验码（Low-Density Parity-CheckCodes）自从上世纪90年代中期被重新发现以来,以其优异的性能和广阔的应用前景,成为信道编码理论界的研究热点。经过许多学者十余年的研究,在码字构造,译码算法,以及工程实现等方面都取得了许多重要突破。本论文以中国地面数字电视传输标准（GB20600-2006）中使用的LDPC码为应用背景,以在单片FPGA上实现符合该标准的LDPC译码器为目标,在此过程中主要进行了如下的研究和实现工作:通过性能仿真,分析了几种低复杂度LDPC迭代译码算法的性能,为进行硬件实现进行理论准备。通过仿真发现,两种修正最小和算法在大大降低计算复杂度的同时,性能损失不大于0.2dB。最终选择归一化最小和算法作为硬件实现的译码算法,而且通过仿真,在性能和复杂度有效折衷的前提下,确定了归一化系数,迭代次数和量化位数等直接关系到译码器性能的关键参数。在单片FPGA上,利用LDPC码校验矩阵的准循环特性,实现了半并行结构的译码器。半并行结构使得译码器可以在资源消耗和译码速率之间获得很好的平衡,而LDPC校验矩阵的准循环结构,极大简化了半并行译码器的设计和实现。采用归一化最小和算法,从而保证了译码器在较少的资源利用率下仍有很好的译码性能。设计的LDPC译码器通过实验室测试和数字电视地面广播的场地测试,验证了其有效性。
论文目录
摘要Abstract第1章 引言1.1 课题背景，意义和主要内容1.2 论文结构和安排第2章 低密度校验码简介2.1 信道容量和信道编码定理2.2 信道编码相关背景知识2.3 低密度校验码简介2.3.1 基本定义2.3.2 和积译码算法2.3.3 LDPC码的编码简介2.3.4 准循环LDPC码2.4 低密度校验码研究现状2.5 低密度校验码应用情况和前景第3章 低复杂度的LDPC译码算法3.1 对数似然度和积算法3.2 最小和算法3.3 修正最小和算法3.3.1 偏移最小和算法3.3.2 归一化最小和算法3.3.3 复杂度比较3.4 各种译码算法仿真性能比较3.4.1 迭代次数的影响3.4.2 不同译码算法的性能比较第4章 半并行结构LDPC译码器的FPGA实现4.1 量化比特对译码算法的影响4.2 DMB-TH标准中的准循环LDPC码4.3 LDPC译码器的半并行结构4.3.1 半并行结构中的存储单元4.4 LDPC码译码器的总体结构4.5 LDPC译码器的各个关键模块实现4.5.1 半并行结构的关键:存储器地址控制4.5.2 运算单元设计4.5.3 运算单元的进一步优化4.6 内接收机中其它模块的实现4.6.1 QAM软解调4.6.2 BCH译码4.6.3 解扰与MPEG成帧4.7 FPGA实现4.7.1 软件工具4.7.2 硬件平台4.7.3 FPGA实现结果4.7.4 测试结果第5章 结论与展望5.1 研究总结5.2 研究展望参考文献致谢个人简历、在学期间发表的学术论文与研究成果
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标签：低密度校验码论文; 迭代译码论文; 半并行结构论文; 准循环码论文;
