32位MIPS微处理器内存管理单元的设计和验证

论文摘要

中央处理器(CPU)的设计和制造技术是计算机产业乃至信息技术产业发展的基础,CPU相关的设计研发有着重大的学术意义和现实意义。而内存管理是现代CPU设计的核心技术,是决定CPU运行效率的关键因素。为了进一步提高嵌入式处理器的性能,本文在对MIPS微处理器体系结构和内存管理单元结构进行分析的基础上,创新性地提出了层次型的数据指令一体化的地址转换后备缓冲器的地址映射设计方案。运用该方案,并且配合本设计中特别设计的直底向上的层次型页表项和地址空间标识符保护机制实现了平均2个时钟周期就完成一次虚拟地址向物理地址的转换过程,大幅度提高地址映射的效率和减少地址映射的时间,并且减少了硬件的开销,从而提高了处理器的性能。本文的主要工作内容如下:(1)对嵌入式处理器的系统结构进行分析,得出了嵌入式处理器采用虚拟存储技术能大大提高处理器性能的结论,并且进一步分析了虚拟存储技术的设计要求;(2)对基于32位MIPS微处理器的内存管理单元的设计进行深入分析,讨论了内存管理单元中页表组织,地址转换后备缓冲器和地址空间的保护机制等问题的设计方案,得出了采用直底向上的层次型页表项设计、层次型的数据指令一体化地址转换后备缓冲器和地址空间标识符保护机制等一系列能与32位MIPS微处理器架构相匹配的内存管理单元的设计方案;(3)以Alter的QuartusⅡ5.1作为设计平台,并采用Verilog硬件描述语言对内存管理单元进行设计描述,完成了内存管理单元的逻辑设计工作,并对本方案的这个设计过程和设计细节做了详细的说明和讨论;(4)以Alter的StratixⅡE P2S130F1024C5FPGA作为目标芯片对所完成的逻辑设计进行逻辑综合与布局布线,并使用Modelsim对设计模块进行了时序仿真。结果表明MMU的设计采用了直底向上的层次型页表项设计和层次型的数据指令一体化TLB来进行地址映射,大大提高了地址映射的效率,而且降低了硬件开销,从而大大提高了处理器的性能。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 微处理器概述
• 1.2 我国微处理器发展现状
• 1.3 课题研究的意义
• 1.4 本次课题研究的虚拟存储技术
• 1.5 本文所作的工作及内容安排
• 第二章内存管理单元设计方案研究
• 2.1 32 位MIPS处理器体系结构
• 2.11 32 位MIPS处理器特性
• 2.12 Mcore体系结构设计方案
• 2.2 内存管理单元结构分析
• 2.21 嵌入式处理器内存管理单元的结构
• 2.22 Mcore内存管理单元的设计要求
• 2.3 内存管理单元的设计方案
• 2.31 页表项设计
• 2.32 地址转换后备缓冲器（TLB）的设计
• 2.33 地址空间保护和内存共享
• 2.34 内存管理设计方案小结
• 第三章 内存管理单元的逻辑设计
• 3.1 设计概述
• 3.2 MMU的微体系结构设计
• 3.3 MMU的数据通路设计
• 3.31 MMU寄存器组的设计
• 3.32 页表结构逻辑设计
• 3.33 IDTLB模块逻辑设计
• 3.34 JTLB模块逻辑设计
• 3.4 MMU异常
• 3.5 本章小节
• 第四章 内存管理单元的仿真验证
• 4.1 内存管理单元的仿真验证
• 4.11 概述
• 4.12 时序仿真结果
• 4.2 Mcore整体验证流程
• 4.21 概述
• 4.22 仿真测试结果
• 4.3 实现结果
• 4.4 本章小结
• 第五章 结束语
• 致谢
• 参考文献