异步嵌入式微处理器设计与分析关键技术研究

论文摘要

深亚微米工艺条件下,同步集成电路技术开始面临时钟扭曲难以解决、时钟功耗过大等问题。异步集成电路技术使用本地握手信号来控制电路各模块操作的时序,从根本上解决了同步集成电路技术面临的问题,并且异步集成电路具有功耗低、性能好、鲁棒性高和电磁兼容性好等优势。本文针对异步嵌入式微处理器设计与分析的关键技术,对异步集成电路的设计流程、异步电路的性能建模和分析技术、32位微处理器体系结构和微体系结构设计与实现的关键技术和异步微处理器的设计与实现的关键技术等方面进行了深入的研究。本文取得的主要研究成果如下:（1）提出了基于宏单元的异步集成电路设计流程。该设计流程充分利用了现有的同步集成电路EDA工具,将异步控制通路中的关键单元全定制为宏单元,同时异步数据通路的设计仍采用同步集成电路的设计方法。为了验证该设计流程,本文设计实现了一款32位异步乘法器,既验证了设计流程,也验证了异步电路在功耗和性能方面所具备的优势。（2）提出了基于排队网络的异步电路的性能建模和分析算法。排队网络作为一种系统级的建模和分析工具,具有很强的抽象建模能力,适用于对异步电路进行高层次建模和分析,在设计的早期为设计提供指导。本文提出了两类分析算法:基于闭环排队网络的分析算法和基于开环排队网络的分析算法,分别针对不同结构的异步电路进行建模和分析。（3）提出了基于Petri网的异步电路的平均周期分析方法和异步电路的重定时算法。为了分析异步电路的平均周期,本文提出了两种分析方法:基于P-不变量的分析方法和基于线性规划的分析方法。前者适合对异步电路的高层次的抽象模型进行分析,后者适合对异步电路的电路级模型进行分析。以平均周期分析方法为基础,基于同步电路的重定时技术,本文提出了异步电路的重定时算法,优化异步时延电路的性能。（4）提出并设计了一种32位微处理器的体系结构C32、并实现了一款32位同步嵌入式微处理器芯片。研究了32位微处理器的指令集设计、存储系统设计等关键技术。研究了基于该体系结构的同步嵌入式微处理器的微体系结构设计、逻辑设计和VLSI实现、测试和验证等一系列关键技术。同步嵌入式微处理器芯片已经通过0.18μm工艺的验证,工作主频为266MHz,通过较为复杂的应用测试了其正确性和稳定性,具有广阔的应用前景。（5）深入研究并设计实现了一种异步微处理器原型。在研究异步集成电路设计方法、建模和分析技术以及微处理器体系结构和微体系结构设计与实现等一系列关键技术的基础上,深入研究并设计实现了异步微处理器原型。异步微处理器原型遵循C32体系结构,以同步嵌入式微处理器的指令流水线为基础,采用基于宏单元的异步集成电路设计流程和解同步技术相结合的方法设计和实现。本文通过设计和实现异步微处理器原型,对异步集成电路设计方法、建模和分析技术以及微处理器的体系结构和微体系结构设计与实现技术等进行了验证。实践表明,这些技术是有效的,能够应用于异步微处理器的设计和实现中。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 研究背景
• 1.1.1 异步集成电路技术的优势
• 1.1.2 异步集成电路技术的劣势
• 1.1.3 课题来源
• 1.2 基本概念
• 1.2.1 信号协议
• 1.2.2 C 门
• 1.2.3 完成检测
• 1.2.4 延迟模型
• 1.3 相关研究工作
• 1.3.1 异步集成电路设计技术研究现状
• 1.3.2 异步微处理器研究现状
• 1.4 研究内容
• 1.4.1 异步集成电路设计方法
• 1.4.2 异步电路的性能建模和分析技术
• 1.4.3 微处理器体系结构和微体系结构关键技术
• 1.4.4 异步嵌入式微处理器设计与实现关键技术
• 1.5 本文的主要工作和创新
• 1.6 论文结构
• 第二章 基于宏单元的异步集成电路设计流程
• 2.1 设计流程
• 2.2 宏单元全定制
• 2.3 设计实例：异步乘法器
• 2.3.1 乘法算法设计
• 2.3.2 异步乘法器体系结构
• 2.3.3 数据通路
• 2.3.4 异步控制通路
• 2.3.5 同步异步接口
• 2.3.6 实现
• 2.4 对异步乘法器的评测
• 2.4.1 面积比较
• 2.4.2 性能比较
• 2.4.3 功耗比较
• 2.5 相关工作和比较
• 2.5.1 异步集成电路设计流程
• 2.5.2 异步乘法器
• 2.6 本章小结
• 第三章 基于排队网络的异步电路建模和分析技术
• 3.1 异步时延电路的性能分析
• 3.1.1 异步时延电路
• 3.1.2 性能分析方法分类
• 3.1.3 异步时延电路的性能参数
• 3.2 排队网络的基本理论
• 3.2.1 排队系统简介
• 3.2.2 排队网络及其分析方法
• 3.2.3 阻塞排队网络
• 3.3 基于闭环排队网络的分析技术
• 3.3.1 异步流水线环
• 3.3.2 模型假设
• 3.3.3 近似分析算法
• 3.3.4 异步流水线环的性能研究
• 3.4 基于开环排队网络的分析技术
• 3.4.1 异步流水线
• 3.4.2 基本概念
• 3.4.3 模型假设
• 3.4.4 基于MEM 的近似分析算法
• 3.4.5 分析实例
• 3.4.6 异步流水线电路的性能研究
• 3.5 相关工作和比较
• 3.6 本章小结
• 第四章 基于Petri 网的异步电路分析优化技术
• 4.1 Petri 网的基本理论
• 4.1.1 Petri 网的基本概念
• 4.1.2 Petri 网的行为属性
• 4.1.3 Petri 网的结构属性
• 4.1.4 Petri 网的分析方法
• 4.1.5 Petri 网的分类
• 4.1.6 Petri 网的时间扩展
• 4.2 异步电路和Petri 网
• 4.2.1 信号转换图
• 4.2.2 平均时间间隔
• 4.3 时钟周期分析技术
• 4.3.1 时钟周期分析
• 4.3.2 分析实例－宏观模型
• 4.3.3 分析实例－微观模型
• 4.3.4 讨论
• 4.4 异步时延电路的性能优化技术
• 4.4.1 问题描述和建模
• 4.4.2 同步电路重定时技术
• 4.4.3 异步时延电路重定时
• 4.4.4 实例分析
• 4.4.5 实验结果
• 4.5 相关工作和比较
• 4.5.1 时钟周期分析技术
• 4.5.2 流水线优化技术
• 4.6 本章小结
• 第五章 32 位微处理器体系结构设计
• 5.1 体系结构的基本定义
• 5.1.1 数据类型
• 5.1.2 处理器模式
• 5.1.3 寄存器
• 5.2 指令集体系结构
• 5.2.1 分支指令
• 5.2.2 数据处理指令
• 5.2.3 特殊寄存器传输指令
• 5.2.4 Load/Store 指令
• 5.2.5 协处理器指令
• 5.2.6 异常产生指令
• 5.2.7 指令编码
• 5.3 异常模型
• 5.3.1 异常类型
• 5.3.2 异常优先级
• 5.4 Cache 和写缓冲
• 5.4.1 指令Cache
• 5.4.2 数据Cache
• 5.4.3 写缓冲
• 5.4.4 存储空间的映射和配置
• 5.5 存储一致性
• 5.6 虚存体系结构设计
• 5.6.1 地址转换过程
• 5.6.2 存储保护机制
• 5.7 相关工作与比较
• 5.8 本章小结
• 第六章 同步嵌入式微处理器TY-1 的设计和实现
• 6.1 TY-1 微体系结构概述
• 6.2 流水线微体系结构设计
• 6.2.1 乘法指令
• 6.2.2 寄存器文件
• 6.2.3 Cache 接口
• 6.2.4 异常处理
• 6.2.5 相关检测和处理
• 6.3 存储系统微体系结构设计
• 6.3.1 指令Cache
• 6.3.2 数据Cache
• 6.3.3 写缓冲
• 6.3.4 LRU 替换电路
• 6.3.5 指令TLB
• 6.3.6 数据TLB
• 6.4 片上总线设计
• 6.4.1 总线结构
• 6.4.2 互连总线设备接口
• 6.5 外围设备
• 6.6 VLSI 实现、测试和验证
• 6.6.1 前端流程
• 6.6.2 后端流程
• 6.6.3 功能测试和验证
• 6.6.4 性能测试
• 6.7 本章小结
• 第七章 异步嵌入式微处理器原型
• 7.1 原型系统的设计选择
• 7.1.1 原型系统的规模
• 7.1.2 解同步技术
• 7.2 异步微处理器原型的设计流程
• 7.3 异步微处理器原型的微体系结构设计
• 7.3.1 精确异常
• 7.3.2 相关检测
• 7.3.3 同步异步接口
• 7.3.4 本地握手电路
• 7.4 异步微处理器原型的实现
• 7.5 异步微处理器原型性能评价
• 7.6 本章小结
• 第八章 结束语
• 8.1 工作总结
• 8.2 工作展望
• 致谢
• 参考文献
• 作者在学期间取得的学术成果
• 附录A 程序状态字寄存器PSR 各位的含义
• 附录B 指令列表