数字信号处理器中的乘加器设计及其低功耗优化

论文摘要

在数字信号处理器(DSP)设计中,乘加操作是DSP的关键部分,乘加器决定时钟周期且占据相当大的芯片面积,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。本文的工作内容是基于数字信号处理器的乘加器的优化设计,首先在分析传统修正Booth编解码实现电路的基础上,提出一种新的低功耗编解码电路实现方案,设计具有较小开销的压缩树形,完成了17位带符号二进制数相乘的压缩过程。对于压缩完成后最终双输入的累加过程,设计采用平方根分组进位结构的混合加法器实现。最后提出一种有效的结构实现通用信号数字处理其所需的分数模式、零检测、饱和溢出控制、舍入操作等异常处理功能,提高判断效率。和传统的Booth编码性能比较,这种有限符号扩展结合乘加操作一步进行与混合加法器的结构在速度方面最快能提高20%,硬件资源最多能减少37%。该乘法器在一个时钟周期内可以完成17位有符号二进制数乘法运算和乘加运算,频率可达90MHz以上。在乘加器设计完成后使用了W.C.的改进Booth编码电路、动态编码、DOT、SPST、门控信号、NDA等技术优化算法,通过理论分析与综合后仿真实验,改善乘加器的功耗指标。论文完成乘加器的物理设计,并进行后仿真,实验表明低功耗优化具有一定的效果。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题意义及来源
• 1.2 DSP 的发展及特点
• 1.3 DSP 乘加器的研究与发展
• 1.4 论文安排
• 第二章 DSP 乘加器的原理与关键技术
• 2.1 DSP 乘加器的基本架构
• 2.2 分数模式
• 2.3 BOOTH编码
• 2.3.1 基2800th 编码
• 2.3.2 修正（基4）Booth 编码
• 2.4 华莱士树压缩
• 2.4.1 阵列乘法器
• 2.4.2 Wallace 树
• 2.5 本章小结
• 第三章 BOOTH 编码与华莱士树压缩的设计
• 3.1 修正BOOTH编解码的不同实现
• 3.2 压缩阵列有限符号位扩展
• 3.2.1 一般无限符号扩展
• 3.2.2 有限符号扩展的推导
• 3.3 压缩树中加数C 的合并
• 3.4 本章小结
• 第四章 混合加法器设计和异常处理
• 4.1 乘加器的最终混合加法器
• 4.1.1 进位选择加法器
• 4.1.2 混合加法器结构
• 4.2 乘加器的异常处理
• 4.2.1 零检测器
• 4.2.2 溢出/ 饱和逻辑
• 4.2.3 舍入器
• 4.3 性能比较
• 4.4 本章小结
• 第五章 乘加器低功耗优化与后端设计
• 5.1 动态BOOTH编码选定
• 5.2 动态操作数变换（DOT）
• 5.3 毛刺功耗抑制技术（SPST）
• 5.3.1 改进Booth 编码电路内实现SPST
• 5.3.2 时序可行性分析以及乘加器压缩树中SPST 的应用
• 5.4 邻近相关法（NDA）
• 5.5 门控信号（GATED SIGNAL）的应用
• 5.6 物理设计与测试平台搭建
• 5.6.1 物理设计
• 5.6.2 仿真测试平台搭建
• 5.7 功能验证与性能分析
• 5.7.1 功能验证
• 5.7.2 后端性能分析
• 5.7.3 低功耗优化带来的影响
• 5.8 本章小结
• 第六章 总结与展望
• 6.1 主要工作与创新点
• 6.2 后续研究工作
• 参考文献
• 致谢
• 攻读硕士学位期间已发表或录用的论文
• 上海交通大学学位论文答辩决议书