Virtex系列FPGA内部互连线测试

论文摘要

伴随着微电子工艺技术的飞速发展和集成电路规模的不断提高,现场可编程门阵列(FPGA)器件的功能更强,复杂度进一步提高,而计算机辅助工具的不断更新使得FPGA器件的设计周期缩短,但却使测试难度增大了,进而导致测试费用和测试时间的增加。如今测试费用达到总开发成本的40%左右。如何有效的对FPGA器件进行测试不但关系到FPGA器件产品的质量,而且关系到产品的设计周期和开发成本等,所以,测试环节已经成为FPGA器件设计和开发中重要的一环。而寻找测试路径是FPGA器件内部互连线测试最初、但却是最为重要和关键的一步。为了在测试中减少测试工作量,提高测试效率,同时又能保证一定的测试覆盖率,论文提出了一种可以在短时间内找到内部互连线的测试路径并且达到95%以上覆盖率的测试方法。该方法利用数组来表示测试路径节点,结合最大流算法来寻找测试路径。论文对最大流算法的原理和流程进行了详细阐述,并通过编写程序将提出的算法程序化、实用化,解决了FPGA测试中寻找测试路径的问题。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 研究背景
• 1.2 论文的主要工作及其意义
• 第二章 现场可编程门阵列概述
• 2.1 现场可编程门阵列概述
• 2.2 FPGA 器件的基本结构
• 2.3 Virtex 系列FPGA 的基本结构
• 2.3.1 Virtex 系列FPGA 阵列结构
• 2.3.2 可配置功能模块
• 2.3.3 内部互连线资源
• 2.3.4 输入输出模块
• 2.4 小结
• 第三章 Virtex 系列FPGA 内部互连线结构
• 3.1 互连线结构的种类
• 3.2 互连线结构的优化过程
• 3.2.1 互连线模型分析
• 3.2.2 分割连线实验分析
• 3.3 互连线结构
• 3.3.1 短线结构
• 3.3.2 可分割长线结构
• 3.3.3 长线结构
• 3.3.4 双线结构
• 3.4 Virtex 系列FPGA 内部互连线模型
• 3.4.1 单线的数学模型
• 3.4.2 可分割长线和长线的数学模型
• 3.5 小结
• 第四章 图论
• 4.1 图的定义
• 4.1.1 无向图与有向图
• 4.1.2 度
• 4.2 图的连通性
• 4.2.1 通路
• 4.2.2 连通性
• 4.3 网络流
• 4.3.1 最大流算法的数学模型
• Fulkerson 算法'>4.3.2 Ford_Fulkerson 算法
• 4.4 小结
• 第五章 互连线测试
• 5.1 基本模型
• 5.1.1 FPGA 模型
• 5.1.2 故障模型
• 5.2 待测试连线
• 5.2.1 unbuffered WUT 和buffered WUT
• 5.2.2 利用buffered WUT 进行测试
• 5.3 测试路径的选择
• 5.3.1 基于方向的分解
• 5.3.2 基于类型的分解
• 5.4 最大流算法的应用
• 5.4.1 1-1 匹配的可编程节点
• 5.4.2 1-N 匹配的可编程节点
• 5.5 测试的配置
• 5.5.1 测试配置的最小化
• 5.5.2 可测性的说明
• 5.5.2.1 开路故障
• 5.5.2.2 短路故障
• 5.5.2.3 桥接故障
• 5.6 小结
• 第六章 测试路径
• 6.1 1-1 匹配的待测试连线路径
• 6.1.1 水平方向上的待测试连线路径
• 6.1.2 竖直方向上的待测试连线路径
• 6.1.3 左对角线方向上的待测试连线路径
• 6.1.4 右对角线方向上的待测试连线路径
• 6.2 1-N 匹配的待测试连线路径
• 6.3 测试结果
• 6.4 小结
• 第七章 结束语
• 致谢
• 参考文献
• 研究成果