一种适于数字通信系统的可编程逻辑器件宏单元结构及其验证

论文摘要

随着可编程逻辑器件的发展，FPGA的应用已经越来越广泛，且用可编程逻辑器件代替传统的普通集成电路已成为一种发展的趋势。可编程逻辑器件FPGA以其高集成度、高速度、开发周期短、稳定性好而受到了人们的青睐，并得到了广泛的应用。本文的主要工作是对一种适于数字通信系统的可编程逻辑器件宏单元结构进行研究，并提出基于FPGA的原型验证方法对宏单元结构进行功能验证，证明宏单元结构的可行性以及在数字通信系统的应用设计中应具有的高性能和资源利用率的优越性。本文首先分析和比较了目前各种可编程逻辑器件的结构，提出一种LUT(Look Up Table)和多路选择(MUX)的混合结构，并对专用快速进位逻辑和级联链设计、实现快速乘法运算的“与”门设计、多端口的输出设计、多寄存器设计进行研究及改进，这些措施很大地改善了宏单元的数据处理速度和硬件资源利用率。然后，对所设计的宏单元逻辑实现能力和性能做了分析比较。最后通过实现两种具代表性的电路来对所设计的宏单元结构进行验证，结果表明所设计的宏单元在性能、资源利用率上是达到设计要求的。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 FPGA 发展现状及研究意义
• 1.1.1 快速增长的 FPGA 市场需求
• 1.1.2 FPGA 技术的发展现状及趋势
• 1.2 FPGA 研究面临的问题
• 1.3 主要工作
• 第二章 技术背景
• 2.1 FPGA 结构研究
• 2.1.1 FPGA 整体结构
• 2.1.2 可编程逻辑单元结构
• 2.1.3 连线资源
• 2.2 FPGA 新型结构
• 2.3 商用 FPGA 在数据通路应用中的结构缺陷
• 第三章 适于数字通信系统的可编程逻辑器件宏单元结构
• 3.1 LUT 的设计
• 3.1.1 LUT 结构的改进
• 3.1.2 K 值的确定
• 3.1.3 LUT 输入的扩展
• 3.1.4 SRAM 单元结构
• 3.2 宏单元组合逻辑部分的设计
• 3.2.1 行波电路结构的改进
• 3.2.2 进位链结构
• 3.3 宏单元时序电路的设计
• 第四章 宏单元性能分析与功能验证
• 4.1 宏单元实现函数的能力
• 4.1.1 宏单元的逻辑功能
• 4.1.2 通用逻辑能力的扩展
• 4.2 宏单元性能分析
• 4.2.1 时延分析
• 4.2.2 面积效益及比较
• 4.3 小结
• 第五章 宏单元的FPGA验证及分析
• 5.1 FPGA设计流程
• 5.2 第三方软件 Modelsim 使用简介
• 5.3 FPGA的器件选型
• 5.4 宏单元各模块设计验证
• 5.4.1 4位×4位二进制乘法器结构
• 5.4.2 m序列发生器结构
• 5.5 小结
• 第六章 结束语
• 6.1 总结
• 6.2 进一步的工作
• 致谢
• 参考文献
• 附录