一种高速流水线型模数转换器的设计与实现

论文摘要

基于通讯系统对高速高精度模数转换器的需求,本文完成了一个1.8伏电源电压12比特80MHz采样率的流水线型模数转换器的设计。模数转换器采用每级1.5位结构,一共11级流水线。另外电路的子模块设计具有如下特点:采用了电容翻转式的采样保持电路从而获取高速的前端采样;设计了栅压自举开关提高了采样的线性度;针对低电源电压环境设计了高增益的两级式运算放大器;采用动态比较器以降低每级的功耗;采用两相不交叠时钟提高了电路时钟周期的利用率。同时,在电路的设计中参考使用了多种降低功耗的方法。芯片采用TSMC 0.18μm,混合信号1P6M CMOS工艺,电源电压为1.8V。整个系统中的每一个模块都通过了功能仿真,达到了所需要的性能指标。整体仿真表明在80MHz采样频率5MHz的模拟输入时,SFDR能够达到105.7dB,SNDR能达到71.6dB。有效位数为11.6位,核心电路功率为118mW。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 概述
• 1.2 研究背景及应用意义
• 1.3 国内外研究现状及发展趋势
• 1.4 主要工作及论文组织结构
• 第二章 模数转换器概述
• 2.1 模数转换器简介
• 2.2 模数转换器架构介绍
• 2.2.1 全并行模数转换器（Flash ADC）
• 2.2.2 两步式模数转换器（Two-step ADC）
• 2.2.3 流水线型模数转换器（Pipeline ADC）
• 2.2.4 Δ-Σ模数转换器（Δ-ΣADC）
• 2.3 ADC 的性能参数
• 2.3.1 静态参数
• 2.3.2 动态参数
• 第三章 流水线型模数转换器结构设计
• 3.1 流水线型模数转换器动作分析
• 3.2 每级转换精度的选择
• 3.2.1 2 位/级流水线模数转换器结构
• 3.2.2 1.5 位/级流水线模数转换器结构
• 3.3 ADC 中的非理想因素
• 3.3.1 热噪声
• 3.3.2 时钟抖动
• 3.3.3 采样时间的不确定性和采样保持电路运放建立误差
• 3.3.4 电荷注入和时钟馈通
• 3.3.5 比较器失调
• 3.3.6 sub-DAC 误差
• 3.3.7 运算放大器的增益误差
• 3.3.8 运算放大器的非线性误差
• 3.3.9 电容匹配误差
• 3.4 误差消除方法
• 3.4.1 模拟校正
• 3.4.2 数字校正
• 3.5 低功耗设计方法
• 3.5.1 运放共用技术
• 3.5.2 电容逐级缩减技术
• 3.6 本文的芯片结构
• 第四章 芯片电路实现
• 4.1 采样保持电路
• 4.1.1 MOS 开关
• 4.1.2 沟道电荷注入效应
• 4.1.3 时钟馈通与信号馈通
• 4.1.4 底极板采样技术
• 4.1.5 栅压自举开关
• 4.1.6 采样保持电路结构
• 4.1.7 实际电路结构
• 4.1.8 噪声分析与采样电容值的选取
• 4.1.9 电路仿真
• 4.2 运算放大器
• 4.2.1 运算放大器的结构与选择
• 4.2.2 运放增益要求
• 4.2.3 运放转换速率要求
• 4.2.4 运放带宽要求
• 4.2.5 运算放大器实际电路
• 4.2.6 共模反馈
• 4.2.7 电路仿真
• 4.3 余量增益电路
• 4.4 动态比较器
• 4.5 子模数转换电路及编码电路
• 4.6 最后一级电路
• 4.7 延迟和数字校正电路
• 4.8 两相不交叠时钟
• 4.9 芯片整体仿真
• 第五章 版图设计
• 5.1 数模混合设计要点
• 5.2 版图总体考虑和布局
• 第六章 总结和展望
• 6.1 总结
• 6.2 未来工作展望
• 参考文献
• 致谢
• 攻读硕士学位期间已发表或录用的论文