基于三阶Sigma-Delta调制器实现的自偏置扩频锁相环研究

论文摘要

随着集成电路技术的发展,器件尺寸不断的缩小,芯片之间变得非常靠近,从而相互之间的电磁干扰问题变得越来越突出。为了解决电磁干扰的问题,出现了扩频锁相环技术。论文对扩频锁相环进行了研究和设计,在分数分频锁相环的三阶∑-Δ调制器基础上增加了三角波调制模块,实现了可以由外部输入控制的扩频功能。扩频的方式有两种：一种是中心扩频,幅度分别为±0.25%,±1%,±1.75%,±2.5%,±3.5%,±5%；另外一种是向下扩频,幅度分别为-0.5%,-2%,-3.5%,-5%,-7%,-10%。在环路设计时,采用了自偏置结构,使得电源电压可以由单一电源1V电压提供,另外省去了参考电流产生电路。低通滤波器部分全部为内置电阻电容结构,在环路电阻的设计中,采用了有源电阻,实现了单电荷泵完成自偏置环路。论文还对抖动和相位噪声做了介绍,并就如何优化锁相环中各个模块的设计参数,使输出抖动减小,相位噪声减小等方面做了初步研究。芯片采用中芯国际90nm逻辑工艺进行设计和流片。经过测试,芯片输出信号在各频率段均表现稳定（从62.5MHz到1.6GHz）.扩频前的输出周期性抖动峰峰值小于200ps,最大扩频之后的辐射能量峰值得到了大于10dB的衰减。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 论文的研究背景、方向和意义
• 1.2 主要工作和创新
• 1.3 论文的组织结构
• 第二章 锁相环电路的设计基础
• 2.1 锁相环的发展背景
• 2.2 锁相环的分类
• 2.2.1 模拟锁相环
• 2.2.2 数字锁相环
• 2.3 锁相环的环路结构
• 2.3.1 鉴相器
• 2.3.2 电荷泵
• 2.3.3 低通滤波器
• 2.3.4 压控振荡器
• 2.4 电荷泵锁相环的线形模型
• 2.5 锁相环的性能指标
• 2.5.1 输入输出频率范围
• 2.5.2 输出频率间隔
• 2.5.3 锁定时间
• 2.5.4 抖动
• 2.5.5 相位噪声
• 第三章 分数分频和扩频时钟
• 3.1 分数分频
• 3.1.1 分数分频的实现方式
• 3.1.2 过采样技术
• 3.1.3 噪声整形和∑-△调制器
• 3.2 扩频时钟
• 3.2.1 电磁干扰
• 3.2.2 扩频时钟性能指标
• 第四章 一种自偏置扩频锁相环的实现
• 4.1 论文的电路结构
• 4.1.1 鉴相器
• 4.1.2 电荷泵
• 4.1.3 ∑-△调制器和三角波产生模块
• 4.1.4 环路低通滤波器设计
• 4.1.5 自偏置电路的应用和改进
• 4.2 环路的整体仿真
• 4.3 扩频功能对抖动和相位噪声的影响
• 4.4 电路的版图
• 第五章 电路的测试结果
• 5.1 带IO和PAD的电路版图
• 5.2 测试设备及测试条件
• 5.3 测试结果
• 第六章 总结及未来展望
• 参考文献
• 致谢