基于航天及空间应用的单片多处理体系结构研究

论文摘要

本文研究内容是北京微电子技术研究所“十五”航天专用容错处理器课题的组成部分，作者系统深入地研究了基于航天及空间应用的并行与容错单片多处理体系结构。所做的主要研究工作及其创新点如下：1、作为主要完成人之一，实现了基于SPARC V8结构的容错32位RISC处理器BM3801设计，并流片测试成功。芯片采用0.18um SMIC工艺，硅片面积5×5 mm~2，芯片面积4.5×4.5cm~2，功耗180mW。2、提出了分段最佳一致收敛(convergence)的线性拟合方法，用以产生浮点除法／开方运算中迭代的初值，与Goldschmidt算法采用查找表ROM结构相比，初值产生电路面积减小了1／3；与基16 SRT算法相比，双精度除法性能提高了1.8倍。3、研究实现了结构简单且用同一组硬件实现三角，双曲，指数以及对数函数等超越函数处理器，并且面积小，功耗可控。4、提出了可动态配置为不同运行模式的单片双核处理结构，以满足航天不同应用领域或飞行器不同飞行阶段的需要。当需要高性能运算时，可动态配置为双核并行；当需要强容错时，可配置为双核冗余容错结构，并且当某单处理器发生永久故障时，自动降级为单处理器执行，以完成航天器飞行过程中最基本任务。5、提出了两级容错结构：底层容错由单处理器的容错机制实现，上层容错由双核冗余机制实现。该结构显著提高纠检错能力，能直接在处理器流水线内部快速纠检错。能够纠正时序电路单位错和双核非同一地址寄存器及cache的多位错，以及组合电路的瞬时错，纠错时间只需5—25个时钟周期。而容错单处理器一般只能纠时序电路单位错；双核单级冗余容错方法纠错时间需要数千个时钟周期，且无法纠检双核共用的存储器错。6、基于Minsky’s RN1的修改的胖树结构，提出了基于优先级的消息传输机制，减少了片上互联网络中消息包负载严重时容易发生的活锁；为了实现消息在互连结构上的可靠传输，研究实现了在片上互联结构上硬件支持的幂等消息传输机制。

论文目录

• 摘要
• ABSTRACT
• 目录
• 图索引
• 表索引
• 第一章 绪论
• 1.1 论文研究背景
• 1.1.1 航天及空间应用微处理器的需求特点
• 1.1.2 航天及空间应用对单片多处理的需求
• 1.2 国内外研究现状与发展趋势
• 1.3 研究内容和创新点概述
• 1.4 论文的结构
• 第二章 航天应用的处理器体系结构
• 2.1 SPARC V8系统结构
• 2.1.1 SPARC中的RISC设计思想
• 2.1.1.1 面向寄存器堆的结构
• 2.1.1.2 可并发执行的多处理单元
• 2.1.1.3 独特的窗口寄存器堆
• 2.1.1.4 多种类型的陷阱控制
• 2.2 基于LEON处理器的FPU和CU结构研究
• 2.2.1 LEON处理器组成结构
• 2.2.2 核心整数单元（IU）流水结构
• 2.2.3 浮点处理单元（FPU）结构研究
• 2.2.3.1 SPARC V8浮点指令
• 2.2.3.2 整数单元（IU）与串并行浮点单元（FPU）的接口设计
• 2.2.3.3 FPU结构优化研究
• 2.2.4 CORDIC协处理器（CP）结构研究
• 2.2.4.1 CORDIC协处理器功能与指令定义
• 2.2.4.2 CORDIC协处理器（CP）和整数单元（IU）的接口设计
• 2.3 基于SPARC V8结构的抗辐照BM3801处理器
• 2.4 小结
• 第三章 微处理器中的性能加速器研究
• 3.1 FPU中的浮点除法和开方处理部件设计
• 3.1.1 算法研究与比较
• 3.1.2 基于Goldschmidt算法的除法/开方设计
• 3.1.2.1 总体结构优化研究
• 3.1.2.2 分级与共享硬件的舍入方法
• 3.1.2.3 误差分析与精度控制
• 3.1.2.4 分段最佳一致收敛（convergence）的线性拟合
• 3.1.2.6 仿真、综合结果
• 3.1.3 SRT与Goldschmidt设计结果比较及FPU性能
• 3.1.4 浮点除法/开方运算与FPU的验证
• 3.1.4.1 FPU功能验证
• 3.1.4.2 FPGA验证
• 3.2 CORDIC超越函数处理器研究与设计
• 3.2.1 CORDIC的整体结构
• 3.2.2 CORDIC的数据路径
• 3.2.3 CORDIC处理器设计
• 3.2.3.1 CORDIC算法实现的主要硬件结构
• 3.2.3.2 不同电路结构的性能分析
• 3.2.3.3 粒度与加法器选取规律分析
• 3.2.4 容错设计
• 3.2.5 仿真综合与验证
• 3.2.6 流水结构的容错CORDIC协处理器设计
• 3.2.6.1 改进的算法
• 3.2.6.2 高吞吐率的流水线结构设计
• 3.2.6.3 算术路径的并行检错AN编码
• 3.2.6.4 结果评估
• 3.3 小结
• 第四章 可配置为并行与冗余结构的双核处理器研究
• 4.1 BM3801中的SEU容错策略
• 4.1.1 优化高效的纠检错编码EDAC技术
• 4.1.2 整数单元寄存器堆（Regfile） EDAC机制
• 4.1.3 存储器接口EDAC机制
• 4.1.4 CACHE容错机制
• 4.2 可动态配置的并行和冗余双核体系结构
• 4.3 高纠检错覆盖率的两级容错设计思想
• 4.4 自检与自恢复的双核两级容错机制实现
• 4.4.1 双核两级错误检测与恢复机制
• 4.4.1.1 错误标示与纠错优先级
• 4.4.1.2 双级容错故障恢复机制
• 4.4.2 系统性能与比较
• 4.5 小结
• 第五章 单片多处理容错互连结构研究
• 5.1 互联结构概述
• 5.1.1 设计目标
• 5.1.2 容错
• 5.1.2.1 故障模型
• 5.1.2.2 容错技术
• 5.1.3 网络拓扑和路由结构的选择分析
• 5.1.4 具有消息传输幂等性的改进的MRP路由协议
• 5.1.5 RN1路由块结构
• 5.1.6 死锁和活锁
• 5.2 低响应时间的容错互连结构研究
• 5.2.1 流水线路由结构的互连体系结构
• 5.2.2 基于树的机制优化路由关键路径
• 5.2.3 能够向上、向下路由的修改的胖树拓扑结构
• 5.2.4 动态吞掉机制的路由协议
• 5.3 支持幂等性的消息可靠传输机制
• 5.3.1 幂等性体系结构的设计思想
• 5.3.2 支持幂等性的实现方法
• 5.3.3 性能影响分析
• 5.4 防止死锁活锁的消息优先级机制
• 5.4.1 引入优先级的意义
• 5.4.2 消息优先级的体系结构
• 5.4.3 基于优先级分配与路由协议的实现方法
• 5.4.4 性能影响估计
• 5.5 功能验证
• 5.6 小结
• 第六章 结束语
• 6.1 本文所作的工作及其意义
• 6.2 关于进一步的研究
• 致谢
• 发表论文
• 参考文献