论文摘要
模数转换器（ADC）作为模拟世界与数字世界的接口，其作用是将自然界中的模拟信号转化为数字信号，利用数字信号处理的可靠性高、精度高、稳定性好的特点来处理传统的模拟信号。随着计算机技术和数字信号处理（DSP）技术的高速发展，ADC在现代雷达、电子战设备和通信系统中起着举足轻重的作用，并伴随着数字信号处理能力的提高，系统对ADC的性能要求也越来越高，毫无疑问ADC的处理速度已成为制约系统性能进一步发展的关键因素。在很多应用中，要求ADC的速度达到GHz以上，发展超高速ADC成为研制ADC的必然趋势。本论文正是针对上述趋势，以时间交错采样超高速ADC为主要的研究对象。在深入分析当今时间交错超高速ADC理论和技术原理的基础上，成功设计了一款时间交错超高速ADC，并对其中的关键技术进行了详尽的讨论和研究，主要包括：首先，对现行时间交错ADC的理论及主流实现技术进行了分析讨论，主要从时间交错采样结构、低抖动多相时钟、通道间失配分析以及校正技术等方面去展开。目的在于对时间交错超高速ADC有一个整体的把握，为下一部分实际项目的设计做好铺垫。其次，在以上理论分析的基础上，采用主流设计技术实现了一个2通道8-bit采样率为2GSample/s的时间交错ADC。技术实现方案上，主要侧重分时采样ADC设计，包括：两路分时采样架构设计、高精度低抖动时钟产生电路设计、高速接口电路以及通道间的数字校正和串行数据接口（SPI）补偿设计；而单核SubADC设计主要依据是根据超高速ADC的特点，选定折叠插值结构来实现子ADC。针对实际产品的使用情况，论文还提及了可靠性及高速封装设计。最后，所设计的2通道时间交错ADC采用0.35μm BiCMOS工艺实现。实际产品测试结果：采样率为2GSPS，信噪比SNR≥43dB，有效位ENOB≥6.9个，微分误差DNL≤±0.5LSB，积分误差INL≤±0.8LSB，无杂散动态范围SFDR≥50dB，功耗P≤1.8W。很好的满足了开题时提出的指标，达到了研究设计目的。
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摘要ABSTRACT第一章 绪论1.1 选题依据、来源及意义1.2 高性能 ADC 发展趋势1.3 本文主要工作和结构安排第二章 基于时间交错采样技术的 ADC2.1 ADC 工作原理概述2.2 时间交错采样技术2.3 采样网络2.4 时钟抖动带来的采样误差2.4.1 时钟抖动对 ADC 性能的影响2.4.2 时钟抖动的建模2.5 时间交错 ADC 通道失配分析2.5.1 失调失配2.5.2 增益失配2.5.3 采样时间失配2.5.4 三种失配下信噪比与输入频率的关系2.5.5 带宽失配2.6 时间交错 ADC 校正方法2.6.1 电路校准技术2.6.2 数字域处理2.7 本章小结ADC'>第三章 时间交错 ADC 中的 SUBADCADC 结构分类'>3.1 SUBADC 结构分类3.1.1 闪电式 ADC3.1.2 流水线式 ADC3.1.3 逐次逼近式 ADC3.1.4 过采样ΣΔ式 ADC3.1.5 折叠插值结构 ADCADC 的选择'>3.2 SUBADC 的选择3.3 本章小结第四章 基于时间交错的 8-BIT 2GSPSADC 设计4.1 时间交错 ADC 总体结构设计4.2 采样/保持电路4.2.1 第一级采保设计4.2.2 采样/保持误差控制设计4.2.3 采保设计仿真结果4.3 低抖动两相时钟设计4.3.1 时钟总体结构设计4.3.2 脉宽调整电路ADC 设计'>4.4 单通道 SUBADC 设计4.4.1 预置放大器4.4.2 比较器4.4.3 折叠放大器设计4.5 时间交错 ADC 校正4.5.1 单通道自校正4.5.2 通道间失配校正4.6 接口电路4.6.1 接口电平规范4.6.2 输入 MUX4.6.3 输入共模电路4.6.4 超高速输出电路设计4.7 版图设计4.7.1 版图设计基础4.7.2 匹配性的设计4.7.3 减小噪声的设计4.7.4 总体版图4.8 可靠性设计4.9 封装建模设计4.9.1 封装寄生4.9.2 寄生模型4.10 本章小结第五章 ADC 测试5.1 ADC 性能参数5.1.1 静态参数5.1.2 动态参数5.2 ADC 测试基础5.3 测试结果5.4 本章小结第六章 总结展望6.1 总结6.2 下一步工作展望致谢参考文献攻硕期间取得的研究成果
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- [1].交错采样技术中的失配误差建模与估计[J]. 仪表技术与传感器 2015(12)
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