基于FPGA的GPS接收机16通道快捕相关器设计

论文摘要

作为新一代精密卫星导航定位系统的全球定位系统(GPS),具有自主性、隐蔽性、全天候、精密有界等特点,无论在军事领域还是民事领域都得到了快速发展和广泛应用。随着电子技术的飞速发展和GPS技术在高动态应用领域中的涉足,常规GPS接收机已不能解决高速运动引起的大幅度多普勒频偏和多普勒频偏变化率,研制高精度、高动态GPS接收机成为有效消除多普勒影响的首选方案。基带信号处理技术决定了接收机如何对信号进行捕获和跟踪,因此研究设计适用于高动态环境中的16通道快捕相关器对GPS接收机的性能提高具有战略性意义。本课题研究的主要内容是基于FPGA的16通道快捕相关器设计。本文首先在分析了GPS系统和接收机原理的基础上,引出相关器设计的理论依据；根据多普勒对信号接收影响的分析和常用信号捕获方法的分析,提出适用于快捕相关器的折叠匹配滤波器快捕法；通过对16通道快捕相关器的参数分析和结构设计,规划出相关器的总体结构和组成模块结构、量化出各模块的设计参数；依据FPGA“自顶向下”的设计方法,使用Verilog HDL语言编写组成模块程序代码；采用Xilinx公司的ISE开发软件将程序代码综合为相关器电路,凭借Modelsim软件对电路进行仿真和改进,同时将改进后程序转换为二进制比特流文件下载到Spartan 3AN系列XC3S1400AN型号FPGA芯片中；最后利用在线逻辑分析仪ChipScope Pro工具对FPGA实现的16通道快捕GPS相关器及组成模块电路进行验证与调试,根据验证调试出的电路波形曲线对模块进行改进和再次调试验证,最终调试出正确的GPS相关器电路。本课题成功设计出基于FPGA的GPS接收机16通道快捕相关器,并将相关器程序下载到装载在弹丸上的自制GPS接收机FPGA芯片中。通过实弹发射实验中数据记录仪的实时记录数据对弹丸全程飞行进行分析,根据飞行过程分析曲线可判断出GPS接收机成功实现10s内定位的预期目标。

论文目录

• 摘要
• Abstract
• 1 绪论
• 1.1 课题产生的背景及其意义
• 1.2 GPS技术及其芯片的国内外发展近状
• 1.3 本文的主要内容及安排
• 2 GPS系统与接收机原理
• 2.1 全球定位系统简介
• 2.1.1 GPS卫星星座（空间部分）
• 2.1.2 地面监控系统
• 2.1.3 用户设备
• 2.2 GPS信号的基本构成
• 2.2.1 载波信号
• 2.2.2 测距码
• 2.2.3 数据码
• 2.3 GPS系统定位原理
• 2.3.1 测距原理
• 2.3.2 伪距测量定位原理
• 2.4 GPS接收机基本原理
• 2.4.1 GPS接收机概述
• 2.4.2 GPS接收机的基本结构
• 2.5 本章小结
• 3 GPS相关器信号捕获方法研究
• 3.1 多普勒对GPS信号接收的影响
• 3.2 GPS接收机常用搜索捕获方法
• 3.2.1 串行滑动相关搜索捕获法
• 3.2.2 并行频率空间搜索捕获法
• 3.2.3 基于数字匹配滤波器的快速搜索捕获法
• 3.3 三种常用搜索捕获方法比较
• 3.4 本章小结
• 4 多通道数字相关器参数分析与结构设计
• 4.1 相关器总体结构规划设计
• 4.2 相关器时钟规划设计
• 4.2.1 相关器采样频率的选择
• 4.2.2 时钟生成模块结构规划与设计
• 4.3 匹配滤波器结构规划与设计
• 4.3.1 折叠匹配滤波器整体结构规划
• 4.3.2 数据寄存器结构规划与设计
• 4.4 跟踪模块通道基本结构规划设计
• 4.5 通用异步收发机结构规划与设计
• 4.5.1 波特率发生器
• 4.5.2 发送模块
• 4.5.3 接收模块
• 4.6 相关器核心模块参数分析与结构设计
• 4.6.1 载波DCO
• 4.6.2 载波周期计数模块
• 4.6.3 码DCO
• 4.6.4 C/A码发生器
• 4.6.5 码相位与历元计数器
• 4.6.6 积分清零器
• 4.7 本章小结
• 5 数字相关器的FPGA实现
• 5.1 FPGA设计方法介绍
• 5.1.1 FPGA简介
• 5.1.2 FPGA设计流程
• 5.1.3 芯片选型
• 5.1.4 Modelsim仿真软件与ChipScope Pro验证调试工具简介
• 5.2 时钟生成模块的FPGA实现
• 5.2.1 时钟发生器FPGA实现
• 5.2.2 时基发生器FPGA实现
• 5.3 匹配滤波器模块的FPGA实现
• 5.3.1 时钟转换器
• 5.3.2 折叠段译码器
• 5.3.3 256码片线性匹配滤波器模块
• 5.3.4 累加器模块
• 5.4 跟踪通道模块的FPGA实现
• 5.4.1 载波生成模块的FPGA实现
• 5.4.2 伪随机码生成模块FPGA实现
• 5.4.3 相关乘法器模块的FPGA实现
• 5.4.4 积分清零器的FPGA实现
• 5.5 异步串口通信模块的FPGA实现
• 5.6 地址译码器模块的FPGA实现
• 5.7 本章小结
• 6 数字相关器的硬件电路验证与调试
• 6.1 时钟发生器模块的验证与调试
• 6.2 时基发生器模块的验证与调试
• 6.3 折叠数字匹配滤波器模块的验证与调试
• 6.4 载波发生器模块的验证与调试
• 6.5 伪随机码发生器模块的验证与调试
• 6.6 地址译码器模块的验证与调试
• 6.7 本章小结
• 7 结论与展望
• 7.1 结论
• 7.2 展望
• 致谢
• 参考文献