基于VHDL语言的Reed-Solomon编译码IP模块的设计

论文摘要

本论文针对IP核设计方法,在综合了国内外近年来在RS码编译码算法及其实现以及相关技术研究进展的基础上,经过系统深入地研究,最终采用改进的Euclid算法为RS码的译码算法,使得译码具有一定的适应性。编译码过程都采用流水线结构提高速率。综合了性能及速度等因素,使用了比较简单、易于实现的逻辑运算单元作为硬件实现的基础。采用的算法在硬件实现的面积和时延上较常规算法均进行了优化,并在QuartusⅡ上进行了硬件实现和功能仿真,经验证功能正确。本论文的设计是RS(255,239)码的编译码实现,其最大纠错能力为8。

论文目录

• 摘要
• Abstract
• 第一章 引言
• 1.1 引言
• 1.2 数字通信系统的组成和信道编码理论
• 1.3 RS 码及其相关技术的研究现状
• 1.3.1 RS 码编码算法的研究现状
• 1.3.2 RS 码译码算法的研究现状
• 1.4 本论文的选题意义和研究内容
• 1.4.1 本论文的选题意义
• 1.4.2 本论文的主要工作
• 第二章 循环码和RS 码
• 2.1 循环码及其相关概念
• 2.1.1 循环码的多项式描述与生成多项式
• 2.1.2 循环码的生成矩阵与校验矩阵
• 2.1.3 系统码的构成
• 2.1.4 由生成多项式的根定义循环码
• 2.2 多元BCH 码与RS 码
• 2.2.1 群、环和域
• 2.2.2 多元BCH 码
• 2.2.3 RS 码及其结构
• 2.2.4 RS 码的编码
• 2.2.5 RS 码的译码
• 第三章 RS 码基本算法设计及编码器设计
• 3.1 有限域元素的表示方法
• 8 ） 有限域元素的表示方法'>3.1.1 自然基下GF（ 2⁸ ） 有限域元素的表示方法
• 3.1.2 正则基下有限域元素的表示方法
• 3.1.2.1 正则基的基本性质
• 8 ） 有限域元素的表示方法'>3.1.2.2 正则基下GF（2⁸ ） 有限域元素的表示方法
• 3.2 有限域元素的基本运算
• 3.2.1 元素之间加法运算规则
• 3.2.2 元素之间乘法和冪运算规则
• 3.2.3 元素之间除法和逆运算规则
• 3.3 RS 码基本运算的硬件设计
• 3.3.1 加法运算
• 3.3.2 乘法运算
• 3.3.2.1 目前主要实现有限域乘法的方法
• 3.3.2.2 自然基下有限域乘法器的实现
• 3.3.2.3 正则基下有限域乘法器的实现
• 3.3.2.3.1 正则基下有限域乘法器设计原理
• 3.3.2.3.2 正则基下有限域乘法器详细设计
• 3.3.2.3.3 有限域正则基乘法器硬件实现
• 3.3.3 求逆运算
• 3.4 RS 码编码器的设计和实现
• 3.4.1 生成多项式
• 3.4.2 RS 编码电路的实现
• 3.4.3 计数器
• 3.4.4 开关SW
• 3.4.5 有限域乘法器的结构优化
• 3.4.6 有限域加法运算
• 3.4.7 8 位并入并出移位寄存器
• 3.4.8 数据选择器MUX
• 3.4.9 RS 编码器仿真
• 第四章 RS 码译码器设计原理与硬件实现
• 4.1 RS 译码器设计原理
• 4.2 RS 译码器硬件实现
• 4.2.1 采用脉动式阵列结构计算校验子
• 4.2.2 计算错误定位多项式
• 4.2.2.1 乘法器的设计
• 4.2.2.2 乘法器的优化
• 4.2.2.3 计算错误定位多项式
• k （17 ≤k ≤255 ）'>4.2.3 计算剩余的错误图样元素E_k （17 ≤k ≤255 ）
• n'>4.2.4 计算错误序列e_n
• 4.2.5 纠错
• 4.2.6 系统的硬件开发平台
• 第五章 总结与讨论
• 参考文献
• 致谢
• 8 ）自然基表示元素表'>附录1 有限域GF（2⁸）自然基表示元素表
• 8 ）正则基表示元素表'>附录2 有限域GF（2⁸）正则基表示元素表
• 8 ）自然基乘法表'>附录3 有限域GF（2⁸）自然基乘法表
• 在学期间发表的学术论文和参加科研情况