论文题目: 饱和乘加运算单元的设计与优化
论文类型: 硕士论文
论文专业: 微电子学与固体电子学
作者: 贾俊波
导师: 陆生礼
关键词: 华莱士树,饱和处理,饱和检测,版图设计,版图布局
文献来源: 东南大学
发表年度: 2005
论文摘要: 在多媒体及通讯领域,一般要涉及到大量的数据运算,比如:音视频处理中的离散余弦变换及逆变换、快速傅立叶变换、GSM通讯系统的编码/解码等,每秒钟都要进行百万次的数据运算,因此提高数据运算的速度具有重大的意义。饱和运算是数据运算中经常用到的一种操作,饱和乘加运算也是数据运算中最耗费时间的运算,因此高性能的饱和运算单元在多媒体处理及通讯类芯片中具有很重要的地位。本文介绍了一种24位x 24位+48位(饱和运算)单元(MAC)的设计,在本文设计的饱和MAC单元中,主要包括乘法器、加法器、饱和处理三部分设计。在乘法器的设计中,采用改进的booth算法(MBA)来减少部分积的数目,用由压缩器(compressor)组成的华莱士树(Wallace tree)将产生的部分积相加。为了进一步提高MAC单元的速度,本文将被加数作为乘法器的一个部分积参与到华莱士树阵列中完成乘加运算,采用分组的超前进位加法器作为乘法器的最终加法器。考虑到乘加运算过程中会发生溢出,增加了饱和检测和饱和值修正逻辑来进行饱和处理。饱和MAC单元采用SMIC 0.18 6层金属连线,全手工方式进行整个版图的设计,物理版图尺寸为:679.2μm x 132.5μm(0.0896平方毫米)。作为比较,本文还利用synopsys的DC工具综合了一个基于标准单元的饱和MAC单元。用nanosim+VCS协同仿真方法对电路进行仿真的结果表明,本文设计的饱和MAC单元最坏路径延迟为3.01ns,与基于标准单元的饱和MAC相比,速度提高了17.2%,面积节省了约43.5%,在相同测试激励条件下,功耗降低了14.7%。本文对饱和MAC单元进行了Verilog模型、时序模型和物理模型的建模,可以作为一个硬IP用于多媒体处理soc芯片中。
论文目录:
摘要
ABSTRACT
第一章 绪论
1.1 背景
1.2 目前加法器及乘法器的研究现状
1.3 论文的主要工作
1.4 论文的结构
第二章 MAC、加法器、乘法器的算法以及实现结构
2.1 乘加单元
2.2 加法器单元
2.2.1 行波进位加法器（Ripple Carry Adder-RCA）
2.2.2 跳跃进位加法器（Carry Skip Adder）
2.2.3 进位选择加法器（Carry Select Adder）
2.2.4 超前进位加法器（Carry Lookaheade Adder-CLA）
2.3 乘法器单元
2.3.1 乘法器中常用的几种算法
2.3.1.1 Booth 算法
2.3.1.2 基2 Booth 算法
2.3.1.3 高基Booth 算法
2.3.2 乘法器中常用的几种实现结构
2.3.2.1 连续乘法器
2.3.2.2 阵列乘法器
2.3.2.3 基于Wallace tree 的乘法器
2.3.2.4 基于Dadda tree 的乘法器
第三章 24 位X 24 位高速并行乘法器的设计
3.1 BOOTH 编码及部分积的生成
3.1.1 24 位x 24 位的Booth 编码及部分积生成
3.1.2 24 位x 24 位Booth 编码及部分积生成电路
3.2 部分积的相加（WALLACE TREE 阵列）
3.3 最终加法器
3.3.1 24 位x 24 位乘法器的最终加法器
第四章 24 位X24 位+48 位饱和MAC 单元的优化设计
4.1 饱和操作
4.1.1 乘法的饱和操作
4.1.2 加法的饱和操作
4.1.3 MAC 的饱和操作
4.2 24 位X24 位+48 位饱和MAC 的设计
4.3 24 位X24 位+48 位饱和MAC 单元版图设计
4.3.1 底层单元的版图设计
4.3.2 MAC 单元的布局布线
第五章 24 位X24 位+48 位饱和MAC 单元的仿真及建模
5.1 饱和MAC 的仿真
5.1.1 Nanosim+VCS 仿真平台的搭建
5.1.2 时序路径分析
5.1.3 饱和MAC 电路仿真
5.2 饱和MAC 单元的建模
5.2.1 饱和MAC 单元的Verilog 模型
5.2.2 饱和MAC 单元的时序建模
5.2.3 饱和MAC 单元的物理建模
结束语
致谢
附录
参考文献
在校期间发表的论文清单
发布时间: 2007-06-11
参考文献
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- [7].一种定点运算部件的设计与实现[D]. 葛亮.中国科学院研究生院（计算技术研究所）2002
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