直接数字频率合成器的研究及其FPGA实现

论文摘要

本文介绍了直接数字频率合成器(DDS)的工作原理及基本结构,在此基础上推导了它的理想频谱,分析了DDS杂散的来源及抑制杂散的常用方法;重点研究了DDS中累加器和波形存储表的设计。针对DDS输入数据刷新率低的特点,双层累加器采用了32位由“流水时序”信号控制的改进的流水线结构,减少了与流水线级数相关的移位寄存器数量;各级流水线中的加法器采用组内、组间超前进位的方式提高了速度;引入相位累加器最低位修正电路降低了杂散;利用正余弦函数的对称性和泰勒线性插值法对波形存储表进行了大比例的压缩,压缩比达到122:1;通过引入1/2LSB偏移,消除了反码代替补码时产生的误差。设计的DDS电路可以实现正余弦两路输出。利用开发工具ModelSim 6.2和Quartus II7.2,并结合硬件描述语言Verilog,以EP2S60F1020C3开发板为目标器件完成了DDS设计的开发、仿真、综合及在线逻辑调试与分析。验证结果表明,直接数字频率合成器的最大时钟频率为147.54MHz,最大频率分辨率为0.034226Hz,最小频率转换时间为68ns,输出频率为30MHz时,主频为75dB,性能指标满足设计要求。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 频率合成技术的研究背景
• 1.2 直接数字频率合成技术的发展现状
• 1.3 本文的主要工作
• 第二章DDS 的基本原理及频谱分析
• 2.1 DDS 的基本原理
• 2.2 DDS 基本结构
• 2.2.1 相位累加器
• 2.2.2 正弦ROM 存储表
• 2.2.3 数模转换器DAC
• 2.2.4 低通滤波器
• 2.3 DDS 频谱分析
• 2.3.1 理想DDS 的频谱分析
• 2.3.2 非理想DDS 的频谱分析
• 2.4 本章小结
• 第三章 基于FPGA 设计的结构与特点
• 3.1 FPGA 简介
• 3.1.1 FPGA 的基本结构和特点
• 3.1.2 FPGA 的开发流程
• 3.2 硬件描述语言HDL 简介
• 3.3 开发工具介绍
• 3.4 本章小结
• 第四章 直接数字频率合成模块的设计
• 4.1 频率—相位累加器的设计
• 4.1.1 流水结构累加器及其改进
• 4.1.2 各级流水线中加法器的实现—超前进位加法器
• 4.1.3 相位累加器杂散改善电路
• 4.1.4 双层累加器设计详解
• 4.1.5 相位累加器输出的舍位
• 4.2 比较模块的设计
• 4.3 ROM 波形存储表的设计
• 4.3.1 选定的ROM 压缩结构
• 4.3.2 波形ROM 的初始化
• 4.4 本章小结
• 第五章 设计仿真与验证
• 5.1 功能模块的前仿
• 5.1.1 相位累加器的仿真
• 5.1.2 双层累加器的仿真
• 5.1.3 DDS 整体设计的仿真
• 5.2 DDS 的综合
• 5.3 DDS 的后仿
• 5.4 DDS 设计的在线调试
• 5.5 本章小结
• 第六章 结束语
• 致谢
• 参考文献
• 硕士期间论文发表情况