Turbo、LDPC编译码研究及LDPC码译码实现

论文摘要

Turbo码,LDPC码（低密度奇偶校验码）均具有接近Shannon限的性能,是目前便译码研究的热点。Turbo码在低信噪比情况下的性能优于其它各种编码方式。而LDPC码的描述简单,具有较大的灵活性,当码长足够长时具有比Turbo码更为良好的性能,其译码复杂度低于Turbo码。近年来,LDPC码以其优异的性能,以及巨大的潜在应用价值而受到编码界的极大关注,已成为目前最热门的研究领域之一。本文首先介绍了一些Turbo码的基础理论知识,在此基础上对Turbo码编解码进行了研究,并对影响Turbo码性能的参数进行了分析和仿真,得到了一些有益的结论。然后本文对LDPC码编码和译码的进行了系统的分析和研究,在此基础上从降低编码复杂度方面考虑,提出了一种基于生成矩阵的非正规LDPC码的构造方法,并将其性能和传统的基于校验矩阵的LDPC码进行了比较。并在AWGN信道和瑞利信道下对其进行性能仿真,探讨了不同因素对译码性能的影响。最后,论文讨论了LDPC码译码器的一种硬件实现方案。即使用Nios II系统来实现LDPC码的译码,译码算法采用Log-BP算法,硬件平台采用Altera公司的开发板,该板以Stratix系列的EP1S80B956C6为核心。在此基础上完成了Nios II软核的设计以及片上译码程序的设计及调试。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 概述
• 1.2 Turbo 码、LDPC 码的特点及研究情况
• 1.2.1 Turbo 码特点及研究情况
• 1.2.1.1 Turbo 码的特点
• 1.2.1.2 Turbo 码的研究情况
• 1.2.2 LDPC 码的特点及研究情况
• 1.2.2.1 LDPC 码的特点
• 1.2.2.2 LDPC 码研究情况
• 1.3 本文的研究内容及论文安排
• 第二章 Turbo 码的编码
• 2.1 卷积码编码
• 2.2 RSC 的结构和表示方法
• 2.3 Turbo 编码器的结构
• 2.4 交织器的重要性
• 第三章 Turbo 码的译码及性能分析
• 3.1 基于后验概率的软输入软输出译码算法
• 3.1.1 软输入软输出译码
• 3.1.2 最大后验概率译码
• 3.2 Turbo 码译码器的组成
• 3.3 Turbo 码的迭代译码算法
• 3.3.1 分量码的MAP 译码器
• 3.3.2 分量译码器的级联与外信息的传递
• 3.4 加性白高斯噪声信道下MAP 算法的性能模拟
• 3.4.1 信噪比对性能的影响
• 3.4.2 迭代次数对性能的影响
• 3.4.3 交织器长度对译码性能的影响
• 第四章 LDPC 码的结构及编码
• 4.1 LDPC 码的表示方法
• 4.1.1 LDPC 码的校验矩阵表示法
• 4.1.2 LDPC 码的Tanner 图表示法
• 4.1.3 LDPC 码的子码表示法
• 4.1.4 LDPC 码的生成矩阵表示法
• 4.2 LDPC 码的编码
• 4.2.1 传统正规LDPC 码的编码
• 4.2.1.1 高斯消元法
• 4.2.1.2 基于近似下三角矩阵的有效编码
• 4.2.2 基于生成矩阵非正规LDPC 码的编码
• 第五章 LDPC 码的BP 译码算法及性能分析
• 5.1 LDPC 码的BP 译码算法
• 5.2 基于传统LDPC 码的性能模拟
• 5.2.1 加性白高斯噪声信道下的模拟
• 5.2.1.1 码长对性能的影响
• 5.2.1.2 迭代次数对性能的影响
• 5.2.1.3 码率对性能的影响
• 5.2.2 瑞利平坦衰落信道下的模拟
• 5.3 基于生成矩阵的LDPC 码的性能
• 5.3.1 基于生成矩阵LDPC 码和基于校验矩阵LDPC 码在AWGN 信道下的比较
• 5.3.2 基于生成矩阵LDPC 码和基于校验矩阵LDPC 码在瑞利信道信道下的比较
• 5.4 LDPC 码、Turbo 码性能比较分析
• 第六章 LDPC 码解码部分的硬件设计及实现
• 6.1 LDPC 码编解码硬件设计现状
• 6.2 SOPC 技术及Nios II 处理器简介
• 6.3 LDPC 解码部分设计与实现
• 6.3.1 Log-BP 算法
• 6.3.2 译码器的硬件实现
• 6.3.2.1 RAM 缓冲区设计
• 6.3.2.2 Nios II 软核配置
• 6.3.3 软件设计流程
• 6.3.4 硬件译码性能分析
• 总结与展望
• 参考文献
• 致谢
• 攻读硕士学位期间发表的学术论文