高速VML收发器的研究与设计

论文摘要

VML(电压模式逻辑)是一种高速差分接口技术,它具有高速、低噪声、低功耗、低成本等优点,在千兆位串行器解串器(Serdes)芯片中获得了广泛的应用。本文首先详细介绍了几种常用的高速差分接口技术LVDS、CML、LVPECL,然后将VML技术与它们进行比较,最终确定了以VML技术设计一款用于Serdes的收发器电路。电路采用TSMC 0.13um CMOS 1P7M工艺实现,可传输速率最高达2.7Gbps的串行数据。发送器VML主体驱动电路采用自偏置差分放大器及负反馈技术实现。由于信号在信道中传输时不可避免会有高频衰减,对输出差分信号进行了强度可调的预加重。针对Serdes芯片内核电平与I/O接口电平不同,设计了电平转换电路,仿真结果表明,工作频率为1.5GHz时输出信号占空比为50.7%。接收器VML高速采样接收电路选用了共模和差模输入范围比较大的基于敏感放大器的触发器实现,仿真结果表明,其传输延时Tcq只有147pS。为了保持信道阻抗的一致性,加入了片内阻抗匹配电路。最后,针对收发器系统中可能会出现各种错误状态,在接收器加入了信号丢失检测电路。论文最后给出了最终实现的收发器版图,并基于整个Serdes芯片使用安捷伦Infiniium 91304A示波器对收发器进行了测试,结果表明,本芯片在传输速率为1.5Gbps时收发器基本功能正确。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 本论文的背景及研究意义
• 1.2 国内外研究现状
• 1.3 本论文的主要工作
• 第二章 VML 高速差分接口技术
• 2.1 常用高速差分接口技术概述
• 2.1.1 差分信号技术
• 2.1.2 LVPECL
• 2.1.3 LVDS
• 2.1.4 CML
• 2.2 VML 原理及优点
• 2.2.1 VML 原理
• 2.2.2 VML 优点
• 2.3 VML 收发器总体结构设计
• 2.4 小结
• 第三章 VML 发送器的研究与设计
• 3.1 发送器设计考虑和总体结构
• 3.2 VML 主体驱动电路
• 3.2.1 电路分析
• 3.2.2 仿真验证
• 3.3 预加重电路
• 3.3.1 均衡技术概念
• 3.3.2 电路分析
• 3.3.3 仿真验证
• 3.4 电平转换电路
• 3.4.1 电路分析
• 3.4.2 仿真验证
• 3.5 缓冲电路
• 3.6 发送器整体电路仿真验证
• 3.7 小结
• 第四章 VML 接收器的研究与设计
• 4.1 接收器设计考虑和总体结构
• 4.2 VML 高速采样接收电路
• 4.2.1 电路分析
• 4.2.2 仿真验证
• 4.3 信号丢失检测电路
• 4.3.1 偏置电路
• 4.3.2 共模检测电路
• 4.3.3 参考差分信号产生电路
• 4.3.4 差模检测电路
• 4.3.5 信号丢失检测整体电路
• 4.4 接收器阻抗匹配电路
• 4.4.1 电路分析
• 4.4.2 仿真验证
• 4.5 小结
• 第五章 VML 收发器版图设计及测试
• 5.1 收发器版图设计及后仿真验证
• 5.2 测试方案及测试平台介绍
• 5.3 测试结果分析
• 5.4 小结
• 第六章 结论和展望
• 6.1 结论
• 6.2 展望
• 致谢
• 参考文献
• 作者攻硕期间取得的研究成果