导读:本文包含了延时锁定环论文开题报告文献综述及选题提纲参考文献，主要关键词:全数字延时锁定环,时钟同步,叁维集成电路
延时锁定环论文文献综述
叶云飞,吴宁,葛芬,周芳[1]（2018）在《一种适用于叁维芯片间时钟同步的全数字延时锁定环设计》一文中研究指出本文提出了一种适用于叁维集成电路芯片间时钟同步的全数字延时锁定环设计.在给定的叁维集成电路中,该全数字延时锁定环采用可变逐次逼近寄存器控制器设计来缩短锁定时间,以消除谐波锁定问题并拓宽工作频率范围,实现硅过孔引起的延时偏差可容忍和垂直堆迭芯片间时钟信号同步.整个设计采用TSMC 65nm CMOS低功耗工艺实现.仿真结果显示在工艺角最坏情况下最高工作频率是833MHz(SS,125℃,1.08V),在工艺角最好情况下最低工作频率是167MHz(FF,-40℃,1.32V),整个工作频率范围内最长锁定时间固定为103个输入时钟周期,在典型工艺角下功耗为0.8mW@833 MHz(TT,25℃,1.2V).版图有效核心面积为0.018mm2.(本文来源于《微电子学与计算机》期刊2018年09期）
柳浦生[2]（2018）在《基于有源延时单元的延时锁定环设计》一文中研究指出随着信号频率的不断提高,信号的时序特性对电路性能的影响越来越重要。信号的时序特性可以通过补偿电路间的延时差异实现同步,而延时单元具有补偿电路间的延时差异的性能。除了可以补偿路径间的延时差,延时单元已经在延时锁定环(Delay Locked Loop,DLL)、均衡器、相控天线阵列、FIR和IIR中得到广泛的应用。对于延时锁定环电路,其功能是实现在不同环境和工艺条件下的精确延时锁定,常常用来生成稳定的信号延迟。而且,延时锁定环的性能要求很大程度上由延时单元决定。因此,低延时高带宽的延时单元和延时锁定环设计对于高速混频电路的发展起到了巨大的推动作用。本文采用TSMC 65nm CMOS LP工艺设计了延时单元和延时锁定环。考虑到由无源电感实现带宽拓展的延时单元结构功耗高,芯片面积大,本课题使用的延时单元采用有源电感并联峰化结构。延时锁定环由压控延时线、异或门鉴相器、V/I转换器叁个基本模块组成。压控延时线的设计实现方法是通过多级延时单元级联构成,异或门鉴相器采用全对称的Ⅴ类乘法器结构,V/I转换器采用低通滤波器进行设计。芯片整体分为环内锁定和环外测试两部分,环内锁定由延时锁定环实现时钟信号的四分之一周期锁定功能,环外测试电路由匹配电路和延时单元构成,环内外延时单元共用一个控制电压(1_((87))。本设计的版图总面积为340um×790um,在1.5V的电源电压下芯片总功耗为31mW。后仿真结果显示,延时锁定环的环内输入信号频率为4.4GHz,9个延时单元级联构成压控延时线,实测单个延时单元的延时时间和理论值相对误差小于3%,DLL在不同工艺角、电源电压和温度(Process Voltage Temperature,PVT)下均可实现锁定,延时抖动小于10%。当(1_((87))变化时,延时单元的延时时间可以在5.4-7.1ps范围内连续可调,变化范围大于20%。环外延时电路的输入输出匹配电路可以保证电路反射系数在0.1-10GHz频率内小于-10dB。当调整环内输入信号频率在4-5GHz内变化时,延时锁定环会调整延时单元上的控制电压,从而实现对延时电路的延时时间调节,最终实现延时锁定功能。本文设计的延时单元和延时锁定环电路在保证低功耗的同时,实现了在不同环境和工艺角条件下的低延时和宽频带延时可调,这对于高速混频电路的研究和发展具有一定的意义。(本文来源于《东南大学》期刊2018-05-01）
鲜卓霖,段吉海,朱智勇,赵洪飞[3]（2017）在《一种用于产生高频八相位时钟的延时锁定环》一文中研究指出针对传统延时锁定环工作频率低、锁定范围窄的问题,设计了一种可产生高频宽范围八相位时钟的延时锁定环。设计一种仅由8个MOS管构成的高频鉴相器,这种高频鉴相器无传统鉴相器的复位端,可减小死区并降低抖动;采用差分串联电压开关逻辑作为压控延时单元,以满足宽范围延时的要求,并通过电阻矫正的方法解决其上升、下降沿延时不匹配的问题;采用旁路控制单元对压控延时线进行二次调节,增大延时范围的同时解决了失锁和谐波锁定的问题。基于SMIC0.18μm CMOS工艺和1.8V电源电压进行仿真,实现了一种用于产生高频八相位时钟的延时锁定环,芯片核心尺寸为0.03mm2,锁定工作频率为1.8~4.5GHz,在输入参考时钟为4.5GHz下,抖动为3.2ps,功耗为54mW。(本文来源于《桂林电子科技大学学报》期刊2017年05期）
马昭鑫,黄鲁,方毅[4]（2014）在《一种用于产生多相时钟的延时锁定环》一文中研究指出分析并实现了一种用于产生多相时钟的延时锁定环电路。利用重复延时线和周期检测器,避免了复位信号和错误锁定的问题;采用信号路径对称的鉴相器,减小了抖动;使用电流舵技术,提高了电荷泵的开关速度。基于SMIC 0.18μm CMOS工艺,实现了一种产生32相时钟的延时锁定环,芯片核心尺寸为0.7mm×0.55mm,参考时钟频率范围为20~150MHz。仿真结果显示,在输入参考时钟频率为60MHz时,最长锁定时间为1.9μs,抖动为1ps,1.8V电源电压下的功耗为31.5mW。(本文来源于《微电子学》期刊2014年02期）
徐太龙,薛峰,蔡志匡,郑长勇[5]（2014）在《快速全数字逐次逼近寄存器延时锁定环的设计》一文中研究指出全数字延时锁定环在现代超大规模系统芯片集成中具有重要的作用,用于解决时钟偏差和时钟生成问题。传统的全数字逐次逼近寄存器延时锁定环存在谐波锁定、死锁和锁定时间比理论时间长的问题。为此,通过改进逐次逼近寄存器的电路结构,采用可复位数控延时线,设计一种改进型宽范围全数字逐次逼近延时锁定环,以解决谐波锁定和死锁问题。基于中芯国际0.18μm CMOS数字工艺,实现一个6位全数字逐次逼近寄存器延时锁定环。仿真结果表明,最长锁定时间为6个输入时钟周期,验证了所提方法的正确性。(本文来源于《计算机工程》期刊2014年04期）
徐太龙,陈军宁,孟坚,徐超,柯导明[6]（2013）在《全数字延时锁定环的研究进展》一文中研究指出全数字延时锁定环在现代超大规模系统芯片中具有极其重要的作用,被广泛地用于解决系统时钟的产生和分布问题,因此详细分析其研究进展具有一定的理论意义和实际应用价值.首先在分析延时锁定环工作原理的基础上,阐明了全数字延时锁定环相对于全模拟和混合信号延时锁定环具有的优点.其次详细阐述了全数字延时锁定环的发展过程、研究现状和存在的问题,尤其在指出传统逐次逼近寄存器延时锁定环存在谐波锁定、锁定时间没有达到理论值和死锁叁个问题的基础上,对各种改进型逐次逼近寄存器延时锁定环的性能进行了对比分析.最后对全数字延时锁定环的未来发展趋势进行了展望.(本文来源于《小型微型计算机系统》期刊2013年06期）
刘韦韦[7]（2012）在《新型逐次逼近寄存器延时锁定环的设计》一文中研究指出随着CMOS工艺技术的不断发展,芯片的集成度逐渐增大,芯片面积也在随着变小,许多的功能模块都被集成在一个芯片上,而且工作频率也达到了吉赫兹。在这种情况下,时钟偏差成为数字系统中一个重要问题,因此延时锁定环被广泛地用来解决由时钟偏差产生的各种问题。延时锁定环分为全数字、全模拟、数模混合的叁种,这叁种类型的锁定环各有优点和弊端。其中数字延时锁定环对工艺、温度、电压(PTV)等外界因素影响的抵抗能力较强,而且锁定速度较快,易于集成,相对于全模拟和混合式的锁定环来说,采用全数字延时锁定环进行低压、低功耗的设计是最佳选择,但是它具有相位差较大的缺点。模拟延时锁定环锁定的输入信号和输出信号之间的相位差较小,原因是因为它采用的是可调压控延时线,由于模拟延时锁定环采用全定制设计,所以它的面积和功耗相对来说很小,但它抵抗工艺、温度、电压(PTV)的能力弱。混合延时锁定环集数字延时锁定环和模拟延时锁定环的优点于一身,但是数字信号对模拟信号存在干扰,这样混合延时锁定环难于实现。对于低压、低功耗的设计应该采用全数字延时锁定环,全数字延时锁定环的这个优点使得它被广泛的应用。全数字延时锁定环又分为逐次逼近寄存器延时锁定环、移位寄存器延时锁定环、计数器延时锁定环,这叁种类型的延时锁定环中逐次逼近寄存器延时锁定达到锁定状态所需的时间最少。传统逐次逼近寄存器延时锁定环存在死锁、谐波锁定和所需锁定时间长的问题,传统的延时锁定环的延时线是利用延时单元构成的,而所以本文设计的延时锁定环的数控延时线是采用可复位延时单元来构成,所谓的可复用延时单元是指参考时钟在进入延时线之前应该对延时线上的延时单元进行复位操作,由于延时单元被复位后使得延时线不存在任何的干扰信号,所以得到的反馈时钟信号才能及时正确的反映出参考时钟在延时线中的情况,即可以反映出延时线对时钟信号存在怎样的影响,所以这样能使输入时钟和寄存器控制器两者有相同的工作频率,此外还可以加快锁定速度使其达到理论值和消除谐波锁定；新型逐次逼近寄存器延时锁定环电路中增加了重启电路来解决死锁问题。本文使用电子设计自动化工具VCS、DC和ICC等搭建平台,采用中芯国际SMIC的CMOS0.18um1P6M工艺,利用SPICE仿真器HSIM对设计的电路通过ICC自动化工具进行布局布线生成的版图进行晶体管级的仿真,通过使用这些电子设计自动化工具进行仿真验证来证明对传统逐次逼近寄存器延时锁定环改进的正确性。(本文来源于《安徽大学》期刊2012-05-01）
徐雷[8]（2012）在《宽范围全数字逐次逼近寄存器延时锁定环的设计》一文中研究指出随着半导体工艺的快速发展,芯片中集成的CMOS晶体管数量已经多达23亿个,向着系统芯片发展。系统芯片对工作频率的要求也越来越高,在工作频率已经达到吉赫兹的时代,时钟偏差无疑成为其前进路上的绊脚石。延时锁定环被广泛地用在各类集成电路中,以期望最大限度地减少时钟偏差。目前全数字延时锁定环主要分为叁类,分别为移位寄存器延时锁定环、计数器延时锁定环和逐次逼近寄存器延时锁定环。逐次逼近寄存器延时锁定环因其锁定速度快被备受设计人员的青睐。传统逐次逼近寄存器延时锁定环虽然锁定速度快,但是由于其采用了差分式延时单元,即使数据从快速传输路径传输,也存在着一个固定的延时,并且数据从慢速传输路径和快速传输路径所用的时间差不是很大,使得传统逐次逼近寄存器延时锁定环存在着锁定范围窄的缺点；同时,差分式延时单元采用了定制的电容元件,使得其设计不方便。本论文研究的重点是在传统逐次逼近寄存器延时锁定环的基础上,采用标准逻辑门搭建延时单元,相比较于差分延时单元,设计方便,并且延时变化范围大,使改进后的逐次逼近寄存器延时锁定环具有很宽的锁定范围。本论文合理地选用电子设计自动化工具搭建实现平台,采用中芯国际集成电路制造公司的CMOS0.18μm1P6M工艺在该平台上实现了改进后的宽范围全数字逐次逼近寄存器延时锁定环。在典型情况下,利用仿真器HSIM对改进后的宽范围全数字逐次逼近寄存器延时锁定环的晶体管级电路进行了仿真,结果表明改进后的宽范围全数字逐次逼近寄存器延时锁定环的锁定范围在200MHz到670MHz之间,达到了改进目标。(本文来源于《安徽大学》期刊2012-05-01）
易鸿[9]（2011）在《一种基于类分数分频的Δ∑延时锁定环的设计》一文中研究指出针对现有Δ∑延时锁定环中调制器的功耗问题,提出一种基于类分数分频的Δ∑延时锁定环的设计方法。通过使用分频器,降低Δ∑延时锁定环中调制器、电荷泵、相位选择器等模块的工作频率,由此减小设计难度,并解决了传统结构中的调制器功耗和相位切换的毛刺问题。同时采用自参考多相时钟和FIR噪声滤除技术解决了使用分频器造成的相位模糊以及量化噪声的恶化问题。测试结果表明,该结构可以在基于低频Δ∑调制中实现低于1ps的时域分辨率,并且获得与传统结构相当的时钟抖动性能。(本文来源于《西华大学学报(自然科学版)》期刊2011年05期）
喻学艺[10]（2009）在《△∑相位及延时锁定环中的量化噪声抑制技术》一文中研究指出锁相环和延时锁定环是电路系统中分别负责信号产生和时序控制的基本电路单元,并随着系统复杂度的提高,面临更加苛刻的指标要求。ΔΣ调制技术在近年来备受关注,它使得锁相环和延时锁定环可以实现很高的分辨率,并提高设计的灵活度。但它也带来量化噪声问题,若不加以充分抑制,将影响整体性能。本论文针对时钟产生、频率综合、以及高速链路时序控制叁个应用,主要围绕量化噪声抑制问题,对ΔΣ锁相环以及ΔΣ延时锁定环完成了以下研究:阐述了ΔΣ锁相环和ΔΣ延时锁定环的原理,讨论了量化噪声问题以及和环路过采样率的关系,回顾了现有量化噪声抑制技术,讨论了它们的优缺点,并从系统和电路角度分析了不同应用下的设计考虑,着重讨论了调制器不同参数的选择,分析了高阶单环调制器的优点。提出了一种混合型FIR噪声滤除技术。它具有如下特点:离散时间域工作,对模拟失配不敏感,有助于提高线性度,额外硬件开销小,通过提供恒定单位直流增益解决了现有数字FIR噪声滤除技术的噪声放大问题。采用0.18μm CMOS工艺设计实现了一个环路过采样率仅为13.5的1GHzΔΣ分数锁相环时钟产生器。测试结果表明,通过采用混合型FIR噪声滤除技术对量化噪声加以整体抑制,可以将短期时钟抖动由24.4mUIrms降为17.3mUIrms,与整数分频下的16.1mUIrms具有可比性。采用0.18μm RF CMOS工艺设计实现了一个用于WCDMA/HSDPA的2GHz频率综合器,并用移相技术减小分频器功耗。测试结果表明混合型FIR噪声滤除技术可根据模版要求,对关键频偏处的量化噪声做全定制整形,并使得高阶单环调制器可以用于低阶ΔΣ分数锁相环,改善整数边界杂散性能。提出了类分数分频ΔΣ延时锁定环结构并采用0.18μm CMOS工艺设计实现了一个0.4～1.6GHz原型ΔΣ延时锁定环。该结构通过使用分频器,使得调制器、相位选择器以及电荷泵工作于低频,由此降低调制器功耗,避免相位选择时的毛刺问题,减小电荷泵设计难度;分频后自动产生所需的多相信号,而不需要为环路提供多相信号输入;可以基于低频调制实现小于1ps的时域分辨率。(本文来源于《清华大学》期刊2009-04-01）
延时锁定环论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着信号频率的不断提高,信号的时序特性对电路性能的影响越来越重要。信号的时序特性可以通过补偿电路间的延时差异实现同步,而延时单元具有补偿电路间的延时差异的性能。除了可以补偿路径间的延时差,延时单元已经在延时锁定环(Delay Locked Loop,DLL)、均衡器、相控天线阵列、FIR和IIR中得到广泛的应用。对于延时锁定环电路,其功能是实现在不同环境和工艺条件下的精确延时锁定,常常用来生成稳定的信号延迟。而且,延时锁定环的性能要求很大程度上由延时单元决定。因此,低延时高带宽的延时单元和延时锁定环设计对于高速混频电路的发展起到了巨大的推动作用。本文采用TSMC 65nm CMOS LP工艺设计了延时单元和延时锁定环。考虑到由无源电感实现带宽拓展的延时单元结构功耗高,芯片面积大,本课题使用的延时单元采用有源电感并联峰化结构。延时锁定环由压控延时线、异或门鉴相器、V/I转换器叁个基本模块组成。压控延时线的设计实现方法是通过多级延时单元级联构成,异或门鉴相器采用全对称的Ⅴ类乘法器结构,V/I转换器采用低通滤波器进行设计。芯片整体分为环内锁定和环外测试两部分,环内锁定由延时锁定环实现时钟信号的四分之一周期锁定功能,环外测试电路由匹配电路和延时单元构成,环内外延时单元共用一个控制电压(1_((87))。本设计的版图总面积为340um×790um,在1.5V的电源电压下芯片总功耗为31mW。后仿真结果显示,延时锁定环的环内输入信号频率为4.4GHz,9个延时单元级联构成压控延时线,实测单个延时单元的延时时间和理论值相对误差小于3%,DLL在不同工艺角、电源电压和温度(Process Voltage Temperature,PVT)下均可实现锁定,延时抖动小于10%。当(1_((87))变化时,延时单元的延时时间可以在5.4-7.1ps范围内连续可调,变化范围大于20%。环外延时电路的输入输出匹配电路可以保证电路反射系数在0.1-10GHz频率内小于-10dB。当调整环内输入信号频率在4-5GHz内变化时,延时锁定环会调整延时单元上的控制电压,从而实现对延时电路的延时时间调节,最终实现延时锁定功能。本文设计的延时单元和延时锁定环电路在保证低功耗的同时,实现了在不同环境和工艺角条件下的低延时和宽频带延时可调,这对于高速混频电路的研究和发展具有一定的意义。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
延时锁定环论文参考文献
[1].叶云飞,吴宁,葛芬,周芳.一种适用于叁维芯片间时钟同步的全数字延时锁定环设计[J].微电子学与计算机.2018
[2].柳浦生.基于有源延时单元的延时锁定环设计[D].东南大学.2018
[3].鲜卓霖,段吉海,朱智勇,赵洪飞.一种用于产生高频八相位时钟的延时锁定环[J].桂林电子科技大学学报.2017
[4].马昭鑫,黄鲁,方毅.一种用于产生多相时钟的延时锁定环[J].微电子学.2014
[5].徐太龙,薛峰,蔡志匡,郑长勇.快速全数字逐次逼近寄存器延时锁定环的设计[J].计算机工程.2014
[6].徐太龙,陈军宁,孟坚,徐超,柯导明.全数字延时锁定环的研究进展[J].小型微型计算机系统.2013
[7].刘韦韦.新型逐次逼近寄存器延时锁定环的设计[D].安徽大学.2012
[8].徐雷.宽范围全数字逐次逼近寄存器延时锁定环的设计[D].安徽大学.2012
[9].易鸿.一种基于类分数分频的Δ∑延时锁定环的设计[J].西华大学学报(自然科学版).2011
[10].喻学艺.△∑相位及延时锁定环中的量化噪声抑制技术[D].清华大学.2009