论文题目: 32位嵌入式CPU的超深亚微米物理实现与验证
论文类型: 博士论文
论文专业: 电路与系统
作者: 张培勇
导师: 严晓浪
关键词: 嵌入式,超深亚微米,物理实现,电源网格分析,标准单元,可制造性设计,分辨率增强技术
文献来源: 浙江大学
发表年度: 2005
论文摘要: 当前,集成电路产业进入了以纳米工艺为代表的SOC(System On Chip)时代,工艺的特征尺寸越来越小,工艺的进步对设计方法学提出了新的挑战。由于设计规模的扩大,芯片的功能设计、仿真、形式验证、测试等都遇到了新的问题。在芯片的物理实现领域,由于特征尺寸的变小,物理实现遇到了以连线延迟为代表的很多全新的问题。 本文介绍了超深亚微米条件下物理实现和验证的流程,全面分析了新工艺带来的物理实现和验证方面的问题。根据新工艺的特性提出了一种先进的0.18um工艺条件下的物理设计和验证流程,根据该流程实现了32位嵌入式CPU CK510;针对流程中现有IR-drop分析方法的缺点,提出了一种新的能有效找到最大压降的IR-drop分析法;为了下一步将CK510系列移植到更新的工艺,完成了90nm工艺标准单元的可制造性设计工作。 本论文的主要工作和创新如下: 1.介绍了超深亚微米工艺条件物理实现的具体流程,重点分析了流程中一些新的技术,如物理综合、虚拟流片、IR-drop验证技术。 2.结合CK510的总体结构和性能要求,分析了在0.18um工艺条件下物理实现的特点,提出了CK510物理设计技术路线。 3.提出了全芯片展平(flatten)的物理综合流程,该流程与传统的物理实现流程相比,turn-around时间短、效率高、时序性能更好。根据这个流程实现了CK510芯片,进行了TSMC和SMIC的0.18um工艺流片,流片结果达到设计要求。
论文目录:
第1章 绪论
1．1 引言
1．2 当前集成电路发展遇到的挑战
1．2．1 连线决定芯片的性能
1．2．2 信号完整性和IR-drop对时序的影响
1．2．3 时序收敛问题
1．2．4 新工艺对布线的影响
1．2．5 物理验证受到的影响
1．3 本文研究的主要内容和结构安排
第2章 超深亚微米物理实现和验证流程
2．1 流程简介
2．2 逻辑综合(logical synthesis)
2．3 硅虚拟原型设计(Sillcon virtual prototyping)
2．4 布局(floorplan)
2．5 模块和顶层实现(place&route)
2．6 验证
2．7 本章小结
第3章 CK510嵌入式32位CPU总体结构与物理实现的技术路线
3．1 CK510总体结构和性能指标
3．2 物理实现工艺的选择
3．3 0．18 um工艺对物理实现的影响
3．4 CK510物理实现的关键技术
3．4．1 物理综合
3．4．2 门控时钟(clock-gating)
3．4．3 IR-drop、SI、EM对设计的影响
3．4．4 极短的turn-around时间
3．5 本章小结
第4章 CK510嵌入式32位 CPU物理实现和验证
4．1 层次(hierarchical)法和展平(flatten)法的选择
4．2 CK510的综合(synthesis)和布局(floorplan)
4．3 门控时钟技术(clock gating)
4．3．1 门控时钟技术分析
4．3．2 CK510的门控时钟实现
4．4 布线(routing)
4．4．1 信号串扰(signal Integrity)
4．4．2 天线效应(Antenna Effect)
4．4．3 CK510的布线(routing)
4．5 时序验证
4．6 Crosstalk验证
4．7 IR-drop验证
4．8 CK510流片结果
4．9 本章小结
第5章 电源网格 IR-drop分析
5．1 IR-drop的产生
5．2 传统的IR-drop分析方法
5．2．1 静态分析法
5．2．2 动态分析法
5．3 基于遗传算法的VDSM IC电源网格动态 IR-drop分析新方法．
5．3．1 遗传算法
5．3．2 适应函数计算
5．3．3 实验过程和实验结果
5．4 本章小结
第6章 纳米级标准单元可制造性设计
6．1 亚100nm标准单元“可制造性”概念的引入
6．2 考虑可制造性的纳米级标准单元设计和验证流程
6．3 纳米级工艺条件下特定几何结构设计方案
6．3．1 90°有源区对MOS管线端的影响
6．3．2 Jogged Gate Matrix(JOGM)结构在纳米工艺下的应用
6．3．3 平行 MOS管结构受纳米工艺的影响
6．3．4 End-Line结构对纳米工艺标准单元的影响
6．4 实际标准单元库设计和验证
6．5 本章小结
第7章 总结与展望
7．1 论文总结
7．2 展望
参考文献
发布时间: 2005-07-14
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