CMOS电荷泵锁相环中的数字电路设计

论文摘要

本课题设计的电荷泵锁相环为数模混合电路，作为频率合成器产生片内时钟。它由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器组成。本文设计了满足锁相环环路整体性能的鉴频鉴相器，要求鉴相精度高、速度快、功耗低。采用了修改的真单相时钟逻辑结构触发器，提高了电路工作速度。鉴频鉴相器要求鉴相精度高，在保证其良好的鉴相范围和捕获速度的前提下，增加复位延迟电路的延迟时间，消除鉴相“死区”。设计了可实现从4-15可变整数分频比输出的分频器。为达到低功耗设计，采用了多模块设计。为了提高工作速度，采用了改进的真单相时钟逻辑结构触发器，并详细讨论了动态电路的竞争问题和信号完整性问题，提出了修改意见，同时对设计高速电路提出了初步方案。除此之外设计了压控振荡器的启动电路，固定2分频器以及为了便于可编程分频器测试的电路。对满足性能要求的数字电路进行了后端版图设计。首先对工艺进行了介绍：其次介绍了电路版图设计的布局、布线和考虑的因素；再次介绍了各模块的版图设计，确定封装形式，定义管脚；最后给出了后仿真的结果。本课题的电荷泵锁相环电路设计参加上海集成电路设计中心提供的多项目晶圆项目，采用中芯国际0.18μm CMOS 1P6M 1.8V混合信号工艺。所有电路设计采用全定制设计流程，采用PQFP封装，共有64个管脚，已经将版图数据向foundry提交，即将流片。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 锁相环发展简史及国内外发展现状
• 1.2 课题的目的和意义
• 1.3 论文的主要内容
• 第二章 电荷泵锁相环系统概述
• 2.1 电荷泵锁相环结构和基本原理
• 2.1.1 电荷泵锁相环结构
• 2.1.2 电荷泵锁相环工作的基本原理
• 2.2 电荷泵锁相环的数学模型
• 2.3 电荷泵锁相环中的噪声
• 2.3.1 基本噪声机制
• 2.3.2 CPPLL的相位噪声行为分析
• 2.3.3 环路带宽对噪声的影响
• 第三章 电荷泵锁相环的数字电路设计
• 3.1 电荷泵式鉴频鉴相器工作原理及性能指标
• 3.1.1 鉴频鉴相器工作原理
• 3.1.2 鉴频鉴相器性能指标
• 3.2 鉴频鉴相器的电路设计
• 3.2.1 复位延迟单元
• 3.2.2 修改的TSPC正边沿D触发器
• 3.2.3 互补传输门
• 3.3 可编程分频器结构
• 3.3.1 可编程前置分频器结构
• 3.3.2 扩展的可编程前置分频器结构
• 3.4 可编程分频器的电路设计
• 3.4.1 可编程分频器
• 3.4.2 2/3分频器
• 3.4.3 真单相时钟逻辑（TSPC）D触发器
• 3.4.4 关于可编程分频器工作速度的考虑
• 3.4.5 驱动缓冲器
• 3.5 其它电路
• 3.5.1 压控振荡器（VCO）的启动电路和固定2分频器
• 3.5.2 用于测试的可编程分频器
• 第四章 电荷泵锁相环电路后端设计和仿真
• 4.1 电荷泵锁相环的版图设计
• 4.1.1 CPPLL各模块版图设计规划
• 4.1.2 CPPLL各模块版图设计
• 4.2 物理验证和流片前准备
• 4.2.1 物理验证
• 4.2.2 流片前准备
• 4.3 后仿真结果
• 4.3.1 版图的寄生效应
• 4.3.2 后仿真的概念
• 4.3.3 CPPLL电路的后仿真结果
• 第五章 结论
• 致谢
• 参考文献