JPEG2000图像压缩的研究

JPEG2000图像压缩的研究

论文摘要

目前,由于图像压缩技术和信号处理技术的发展,经过压缩处理的图像数据可大大降低其数据容量和传输带宽,并可在一般的通信系统中进行传输了,例如:现在的会议电视、可视电话等。如何充分利用现有资源以满足人们进行视频监控与图像通信的需求,是一个急待解决的课题。事实上,在很多实际使用场合并不一定需要活动图像传输,能在秒的数量级内传输一幅一幅静止图像就可以了,本课题正是基于这一需求而提出的,主要研究了视频图像压缩及其在FPGA+DSP上实现的问题。基于JPEG2000对静止图像具有优秀的压缩性能,系统围绕JPEG2000的压缩标准进行设计。首先对JPEG2000压缩标准和实现的方法进行了介绍,然后对系统的总体方案进行了设计。确定了以CMOS图像传感器作为视频采集模块,以FPGA作为小波变换和逻辑控制部分,以Blackfin DSP作为主处理器的硬件方案。整个系统采用模块化方式进行设计,在不同的章节中,分别就系统的功能模块—视频采集、二维离散小波变换、位平面编码、嵌入式块编码、自适应算术编码、码流的形成等处理模块,作了详细的分析与设计。通过对OV9650性能和结构特点的简单介绍,论述了该器件与压缩系统的链接,通过对二维小波变换的论述、实现以XC2S200完成小波变换及存储器地址生成器的设计任务。JPEG2000压缩的其它处理模块的设计也是该文的另一重点,在介绍了JPEG2000算法的基本流程和主要步骤之后,重点就该算法在DSP上的具休实现进行了论述。最后,就整个系统的集成和调试的结果作了说明,并结合个人的设计体会提出了由FPGA单独完成JPEG2000压缩标准的设想。

论文目录

  • 摘要
  • Abstract
  • 1 绪论
  • 1.1 课题背景及国内外概况
  • 1.2 课题目标
  • 1.3 图像压缩比较
  • 1.4 实现的方案
  • 1.5 论文结构安排
  • 2 JPEG2000 及其编码算法
  • 2.1 JPEG2000 的编码系统
  • 2.1.1 数据预处理及图像分量变换
  • 2.1.2 离散小波变换(DWT)
  • 2.1.3 量化
  • 2.1.4 第一、二级编码
  • 2.1.5 码率控制
  • 2.2 JPEG2000 小波提升算法
  • 2.2.1 HAAR 小波算法对图像数据的分解
  • 2.2.2 JPEG2000 小波提升算法
  • 2.3 JPEG2000 系数位平面编码
  • 2.3.1 三个通道编码过程
  • 2.3.2 四种编码操作
  • 2.3.3 位平面编码方法及其预处理
  • 2.4 MQ 二值算术编码
  • 2.5 率失真优化
  • 2.6 码流组织算法
  • 3 图像压缩总体方案设计
  • 3.1 图像信息采集系统
  • 3.2 小波变换系统
  • 3.2.1 预处理电路
  • 3.2.2 小波变换
  • 3.3 基于Blackfin DSP 的位平面编码
  • 3.4 系统整体设计
  • 3.4.1 硬件框图
  • 3.4.2 系统工作流程
  • 4 图像压缩硬件设计
  • 4.1 OV9650 图像传感器
  • 4.2 XC2S200 的特性及基本结构
  • 4.3 EBCOT 在DSP 上的实现
  • 4.3.1 ADSP-BF533 的接口设计
  • 4.3.2 接口控制时序
  • 4.3.3 DMA 的调用
  • 4.4 硬件模块
  • 4.4.1 CMOS 图像传感器
  • 4.4.2 FPGA 子系统
  • 4.4.3 EZ-KIT 板组成
  • 4.5 电源
  • 5 图像压缩软件设计
  • 5.1 系统总流程
  • 5.1.1 系统初始化
  • 5.1.2 PPI 接口设置
  • 5.2 小波变换程序设计
  • 5.2.1 小波行变换
  • 5.2.2 小波行列变换的各个子模块
  • 5.2.3 地址生成器
  • 5.3 EBCOT 的程序设计
  • 5.4 MQ 二值算术编码程序设计
  • 5.4.1 初始化及判决编码过程
  • 5.4.2 MPS、LPS 编码过程
  • 5.4.3 重归一化及压缩数据输出过程
  • 5.4.4 编码器的终结过程
  • 5.4.5 数据包的形成
  • 5.5 系统测试
  • 6. 仿真与实现
  • 6.1 小波变换仿真
  • 6.2 MQ 编码器的仿真
  • 结论
  • 参考文献
  • 附录
  • 附录A 攻读硕士学位期间发表的论文
  • 附录B Qe 值和概率估计过程
  • 附录C FPGA 及与EZ-KIT 接口、电源电路原理总图
  • 附录D JPEG2000 压缩部分程序
  • 附录E FPGA 的VHDL 部分程序
  • 致谢
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