全数字IRIG-B码解调方法的研究

论文摘要

IRIG-B格式码（简称B码）是国际标准的时间码。在我国标准化时统中，采用B码作为时统设备和用户设备的标准接口信号，用户端通过对B码进行解调来获得各种时间和频率信号。B码的解调精度，最终影响了时统设备的同步精度。本文紧紧围绕全数字IRIG-B码解调的实现，仔细研究了基于FPGA的IRIG-B（DC）码的解调方法，给出了解码的总体设计方案及解码流程，重点介绍了如何在同步时序中完成对秒同步信号的准确提取及对B码中携带的时间信息的获取，最终给出了FPGA实现结果。文中通过对比分析IRIG-B（AC）码的解调现状，给出了一种全新的B（AC）码解调方法，首次提出了采用全数字Costas环提取B（AC）中的过零点信息的思想，该方法克服了以往采用过零检测电路本身所存在的零点漂移和脉冲抖动等缺点。文中给出了全数字B（AC）码解调系统的总体设计方案及其FPGA实现结构。重点对全数字Costas环在B（AC）码解码中的应用进行了分析。并在环路参数取不同值的情况下，对环路进行了MATLAB仿真。结果表明，全数字Costas环的引入能够大大提高B（AC）码的解调精度，使其达到1μs甚至10-7s的精度，并给出了环路的FPGA实现结果。

论文目录

• 致谢
• 摘要
• ABSTRACT
• 目录
• 图表目录
• 1 绪论
• 1.1 时间统一系统的概况及重要地位
• 1.1.1 时间统一系统简介
• 1.1.2 时统设备与用户接口终端
• 1.2 IRIG-B 码时统终端
• 1.2.1 IRIG-B 时间码简介
• 1.2.2 IRIG-B 码的特点
• 1.2.3 IRIG-B 码接口标准
• 1.3 论文研究内容及结构安排
• 2 全数字 IRIG-B 码解调方案的系统设计
• 2.1 FPGA、Verilog HDL 概述
• 2.1.1 FPGA 简介
• 2.1.2 Verilog HDL 语言简介
• 2.2 IRIG-B 格式时间码解调现状
• 2.3 全数字 IRIG-B（AC）码解调的原理
• 2.4 全数字 IRIG-B 码解调的系统设计
• 2.4.1 系统架构
• 2.4.2 主要功能模块的设计
• 2.5 提高 B 码的解调精度
• 2.6 本章小结
• 3 全数字科斯塔斯环
• 3.1 载波同步技术
• 3.1.1 载波同步简介
• 3.1.2 锁相环原理
• 3.2 科斯塔斯环载波同步原理
• 3.2.1 科斯塔斯环原理
• 3.2.2 科斯塔斯环的数字化
• 3.3 全数字 Costas 环各功能部件工作原理
• 3.3.1 数字环路滤波器
• 3.3.2 NCO 的工作原理
• 3.3.3 数字鉴相器的工作原理
• 3.4 本章小结
• 4 基于 FPGA 的 IRIG-B（DC）码解调的设计与实现
• 4.1 IRIG-B（DC）码解码器方案设计
• 4.1.1 计数时钟的选择
• 4.1.2 解码中状态机的设计
• 4.1.3 系统设计方案
• 4.2 B（DC）码解调器的软件设计流程
• 4.3 B（DC）码解码的 FPGA 实现
• 4.3.1 时钟分频模块
• 4.3.2 边沿脉冲产生模块
• 4.3.3 脉宽计数模块
• 4.3.4 码元赋值
• 4.3.5 帧头识别模块
• 4.3.6 时间信息提取模块
• 4.3.7 1PPS 提取模块
• 4.4 解码实现结果分析
• 4.5 本章小结
• 5 全数字 IRIG-B（AC）码解调方法的研究与设计
• 5.1 IRIG-B（AC）码解调的设计方案
• 5.2 Costas 环在 B（AC）解调中的应用分析
• 5.2.1 全数字 Costas 环的各部件参数设计
• 5.2.2 Costas 环的 matlab 仿真结果分析
• 5.3 全数字 Costas 环的 FPGA 电路设计
• 5.3.1 Costas 环的 FPGA 实现
• 5.3.2 FPGA 的资源占用情况
• 5.3.3 全数字 Costas 环在解调中的实现结果
• 5.4 设计中的难点与解决方案
• 5.5 本章小结
• 6 总结与展望
• 参考文献
• 作者简介及在学期间发表的学术论文与研究成果