48MHz sigma-delta analog PLL的分析和设计

论文摘要

随着集成电路的不断发展,高性能低成本的S0C已经成为集成电路的发展趋势。而锁相环作为S0C的首要时钟生成电路,他的设计已经变得非常关键。本文致力于为FM SOC提供低成本时钟芯片,尤其是本文的设计采用32.768KHz的晶体振荡器参考源,和上MHz的晶体振荡源相比,具有功耗低,成本低,易于集成等特点。本文先介绍锁相环的结构和理论,重点分析了电荷泵锁相环的基本原理,分析了电荷泵锁相环中各个模块的功能,数学模型和传输函数,这些模块包括鉴频鉴相器（PFD）,电荷泵（CP）,环路滤波器（LPF）,压控振荡器（VCO）,分频器（DIVIDER）等。在这些基础上,又对整个PLL做了verilog-A模型,大大加快了PLL的仿真速度,解决了PLL仿真耗时过多,设计周期过长等问题,同时很容易的实现PLL从TOP到DOWN的设计流程。本文采用SMIC 0.18um CMOS Mix-Signal 1P5M的工艺,1.8V电源电压,经过了完整的设计流程,并且得到了相应的测试,特别是VCO的相位噪声和KVCO等参数,实现了仿真的测试的一致性。通过本文的设计,掌握了sigma-delta PLL的设计方法和设计流程；通过测试PLL,进一步了解了PLL的特性,同时根据测试结果,有给出了相应的优化方案。

论文目录

• 目录
• 摘要
• Abstract
• 第一章 概述
• 第一节 课题研究背景与意义
• 第二节 锁相环的国内外发展与应用
• 1.2.1 国内外研究现状
• 1.2.2 国内外应用现状
• 第三节 本文的主要工作及组织结构
• 1.3.1 本文的主要工作
• 1.3.2 本文的组织结构
• 第二章 锁相环的工作原理
• 第一节 锁相环的工作原理
• 第二节 电荷泵锁相环的组成和结构
• 2.1.1 鉴频鉴相器（PFD）
• 2.1.2 电荷泵
• 2.1.3 环路滤波器
• 2.1.4 分频器
• 2.1.5 压控振荡器
• 2.1.6 Delta-Sigma调制器
• 2.1.7 PLL传输函数以及LPF的计算
• 第三章 电路设计与仿真
• 第一节 鉴频鉴相器的设计
• 第二节 电荷泵设计
• 第三节 滤波器的设计
• 第四节 环形振荡器
• 第五节 Sigma-delta调制器
• 第六节 系统仿真
• 3.6.1 VerilogA model for PLL
• 3.6.2 Corner simulation
• 第七节 设计总结
• 第四章 测试与改进
• 第一节 VCO的V/F曲线测试结果
• 第二节 VCO的PN测试
• 第三节 PLL的PN测量
• 第四节 PLL的频谱
• 第五节 测试的总结以及优化
• 第五章 结论
• 参考文献
• 致谢