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用于PCI接口芯片的异步FIFO设计

2020-12-02阅读(663)

用于PCI接口芯片的异步FIFO设计

论文摘要

PCI是一种将周边设备与处理器高速结合起来的总线结构,本设计是作为PCI接口芯片的一部分,目的是实现用于PCI接口芯片的高速异步FIFO。异步FIFO是PCI接口芯片的重要组成部分,是在不同时钟域之间传递数据的常用方法。避免亚稳态的出现和满/空标志信号的产生是异步FIFO设计的两个难题。针对这些问题,本设计使用同步器和格雷码编码指针的方式避免了亚稳态出现;设计了两种不同的方案,来生成满/空标志信号。第一种设计方案通过增加一个附加的指针位数来实现满/空判断。当读写指针超过原指针的最大值时,增加的这一位立刻翻转,通过比较增加位,就能够区别究竟是读指针追上了写指针,还是写指针追上了读指针。第二种设计方案利用了格雷码的特性进行满/空判断。格雷码的最高两位分成了连续的4个相限,当写指针比读指针落后一个相限时,意味着写指针即将从后面追上读指针,FIFO处于“将满”状态。当读指针比写指针落后一个相限时,意味着读指针即将追上写指针,FIFO处于“将空”状态。本设计使用ASIC流程,利用Verilog语言完成了两种方案的RTL级设计;通过RTL级仿真验证了两种方案的逻辑功能;利用逻辑综合工具实现了两种方案的门级电路;利用静态时序分析工具验证了两种方案的时序正确性。通过RTL级仿真、逻辑综合和静态时序分析的结果,从电路结构、频率、面积和功耗上分析了两种方案的优劣。由于第二种设计方案在电路结构,频率和面积上的优势,选用了第二种设计方案进行数字后端设计。利用自动布局布线工具完成芯片的顶层规划、插入时钟树、布局和布线,最终完成用于PCI接口芯片的异步FIFO设计。

论文目录

  • 摘要
  • Abstract
  • 第一章 绪论
  • 第二章 本次设计的流程
  • 2.1 设计定义
  • 2.2 HDL实现
  • 2.3 功能仿真
  • 2.4 逻辑综合
  • 2.5 静态时序分析
  • 2.6 自动布局布线
  • 第三章 异步电路产生的问题
  • 3.1 亚稳态
  • 3.2 亚稳态的消除
  • 3.2.1 同步器
  • 3.2.2 格雷码
  • 3.3 本章小结
  • 第四章 异步FIFO的RTL设计
  • 4.1 FIFO的指针
  • 4.1.1 同步FIFO指针
  • 4.1.2 异步FIFO指针
  • 4.2 第一种设计方案
  • 4.2.1 第一种设计方案满空状态的判断
  • 4.2.2 第一种设计方案读写指针的产生
  • 4.2.3 第一种设计方案满空标志的产生
  • 4.2.4 第一种设计方案的结构框图
  • 4.3 第二种设计方案
  • 4.3.1 第二种设计方案满空状态的判断
  • 4.3.2 第二种设计方案读写指针的产生
  • 4.3.3 第二种设计方案满空标志的产生
  • 4.3.4 第二种设计方案的结构框图
  • 第五章 异步FIFO的RTL级仿真
  • 5.1 验证的基本思想
  • 5.2 FIFO满空状态的正确性
  • 5.2.1 第一种设计方案的满空状态
  • 5.2.2 第二种设计方案的满空状态
  • 5.3 “保守”的满空状态
  • 5.4 第二种设计方案出现的尖峰脉冲
  • 5.4.1 尖峰脉冲不能被同步器采样
  • 5.4.2 尖峰脉冲可以被同步器采样
  • 5.5 本章小结
  • 第六章 异步FIFO的逻辑综合
  • 6.1 逻辑综合需要考虑的问题
  • 6.2 异步FIFO的设计规范
  • 6.3 综合脚本
  • 6.4 综合结果
  • 6.4.1 两种方案综合出的设计示意图
  • 6.4.2 两种设计方案的面积报告
  • 6.4.3 两种设计方案的功耗报告
  • 6.4.4 两种设计方案的时序报告
  • 6.4.5 关键时序路径
  • 6.5 本章小结
  • 第七章 异步FIFO的静态时序分析
  • 7.1 静态时序分析的脚本
  • 7.2 静态时序分析的覆盖率分析
  • 7.3 静态时序分析的建立时间和保持时间
  • 7.4 本章小结
  • 第八章 两种设计方案的比较
  • 8.1 从电路结构上比较
  • 8.2 从电路面积上比较
  • 8.3 从功耗上比较
  • 8.4 从频率上比较
  • 8.5 本章小结
  • 第九章 自动布局布线
  • 9.1 设计设置
  • 9.2 布局规划
  • 9.3 时序设置
  • 9.4 放置基本单元
  • 9.5 时钟树综合
  • 9.6 布线
  • 第十章 结论
  • 参考文献
  • 在学研究成果
  • 致谢

    • 相关论文文献

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