论文摘要
目前,随着SoC芯片规模及功能的快速增长,传统的验证技术已经不能满足项目进度的需求。在整个项目的开发过程中,验证周期一直在持续增长,同时,对验证资源的投入也越来越多,因此,验证已经成为了项目进度的关键路径。巨大的验证压力,使得验证工程师们必须要突破传统的验证方法,开发越来越先进的验证技术来缩短项目开发时间。SystemVerilog已经成为验证复杂数字逻辑的优秀硬件验证语言。构建于SystemVerilog之上的Verification Methodology Manual (VMM)提供了验证方法的指导以及一系列标准的类库和VMM应用包(VMM Applications),这些要素使得验证环境结构更加简洁和标准化。基于VMM提供的方法、类库和VMM Applications,能方便、快捷搭建出可重用的验证环境,使得验证效率有很大提高。本文研究和实现的是一种基于VMM构建的可重用的验证环境,这种验证环境具有很好的结构性和重用性,缩短了搭建验证平台的时间,并能支持约束随机验证、自动比对和功能覆盖率驱动等功能,提高了验证的全面性和效率,加快了项目的开发进程。本文对VMM的源码进行了深入的分析,探讨了仿真时VMM内部的调用机制,并在此基础上,实现了带约束的随机激励的生成、定向激励的生成、覆盖率的统计和DUT输出数据的实时比对等自动化功能。同时,本验证环境支持功能覆盖点的随时添加、自动比对机制按照验证需求进行定制和带约束的随机测试向量的约束条件的更改等功能,使得验证环境的可重用性和灵活性达到了最大化。另外,本文采用了事务级的建模方法,使得验证环境的抽象层次提高,使验证从信号级抽象到了事务级,并通过抽象将低层次的一些细节隐藏起来,运行不同的测试用例,只需要修改测试场景和约束条件。本文实现的系统级验证平台已经成功应用于一多媒体终端芯片的的功能验证中,最终的验证结果和覆盖率均达到了预期的目标,在整个验证过程中充分体现出了使用VMM验证方法学的优势。
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标签：带约束的随机激励论文; 覆盖率驱动验证论文;