一种32位DSP cache的设计与验证技术研究

论文摘要

数字信号处理器(DSP)在通信、控制、军事、家电等领域内得到了广泛应用。随着集成电路技术的快速发展,CPU的速度提高很快,但存储器的速度提高相对较慢,这样就产生了一个瓶颈问题,在实际系统中普遍采用cache解决此问题。本文的研究工作以XX研究所的XX DSP项目为基础,分为两个部分:cache控制器设计和cache存储器的设计。控制器的设计采用模块划分,verilog代码编程,然后在SYNOPSYS软件下进行综合生成网表的ASIC设计流程;存储器的设计采用全定制设计方法,本文主要研究其电路级设计。为提高系统的处理效率,本文设计的cache采用哈佛结构。在哈佛结构的cache控制器设计中,映射算法采用4路组相联的映射算法。在替换算法的设计中,指令cache采用针栈联法,数据cache采用伪LRU替换算法。设计中采用TAG体和DATA体相分离的设计方案,有效降低了系统功耗。引入了动态重构技术,动态调整cache的大小,也有利于降低系统的功耗。对cache控制器的verilog代码,在SYNOPSYS软件环境下利用0.25μm CMOS工艺库对进行了综合,综合的结果为面积28万平方微米,速度5.7 ns。电路工作在100 MHz的时钟频率下,满足了设计要求。针对cache存储器的设计,本文首先研究了译码器的优化技术,采用该技术可显著减小译码器的功耗;接着对cache存储单元的设计进行了研究。为了加快存储器的工作速度、减小功耗,设计了一种基于正反馈原理工作的差分灵敏放大器。在HSIM仿真器里,观测得到存储器的动态功耗为25 mW。存储器读周期的关键路径延迟为2.4 ns,写周期的关键路径延迟为2.7 ns,满足了设计要求。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 cache 概述
• 1.2 cache 研究的现状
• 1.3 TI 公司DSP C64X cache 的结构设计研究
• 1.4 课题研究的重点及所做的工作
• 1.5 课题的研究意义和实施方案
• 第二章 cache 的理论和算法研究
• 2.1 全相联方式
• 2.2 直接相联方式
• 2.3 组相联映象方式
• 2.4 替换策略
• 2.4.1 随机法（RAND 法）
• 2.4.2 先进先出法（FIFO 法）
• 2.4.3 最近最少使用法（LRU 法）
• 2.5 cache 的一致性问题
• 2.6 cache 性能分析
• 2.7 cache 的设计要素分析
• 第三章 哈佛结构cache 控制器的设计
• 3.1 结构和算法的设计
• 3.1.1 映射算法的设计与实现
• 3.1.2 写策略的设计
• 3.1.3 替换算法的设计
• 3.1.4 低功耗设计与动态重构技术
• 3.2 工作状态机的设计
• 3.3 猝发（burst）访问
• 3.4 异步FIFO 的设计
• 3.4.1 压稳态问题及如何避免
• 3.4.2 读写指针及空满信号的产生
• 3.5 高速缓存的一致性技术
• 3.5.1 目录协议
• 3.5.2 监测协议
• 3.6 Cache 控制器的验证技术研究
• 3.7 cache 控制器的总体仿真
• 第四章 cache 控制器代码的综合
• 4.1 设计约束概述
• 4.1.1 环境约束
• 4.1.2 设计约束
• 4.2 代码综合
• 第五章 cache 存储器的设计技术研究
• 5.1 存储器的总体结构设计
• 5.2 六管单元尺寸的确定
• 5.3 译码电路的设计
• 5.4 差分灵敏放大器的设计
• 5.5 写入电路的设计
• 5.6 电路的总体仿真验证结果
• 第六章 结束语
• 致谢
• 参考文献
• 附录：作者在攻读硕士学位期间发表的论文