10-bit 50-MS/s低功耗流水线模数转换器设计

论文摘要

本文完成了一个低功耗10 bit精度,50 MS/s采样频率的流水线型模数转换器,重点讨论了降低模数转换器功耗的相关技术,以及影响模数转换器性能的主要因素,给出了电路实现的详细结构和仿真结果。该模数转换器通过运算放大器共享和省略采样保持实现低功耗。用单比特输出的第1级来取代采样保持电路,它能够在将信号摆幅减半的同时保持信噪比(SNR)不衰减,减半的摆幅对运放直流增益和带宽要求以及电容匹配要求降低,进而降低功耗。由于每级均采用运放共享技术,该设计只使用了4个运放,功耗相比传统结构降低近13。逐级缩小电容与运放的尺寸也进一步优化了功耗。文中采用单级高增益、大带宽的套筒式增益自举运放,以提高当级精度和线性度。输入前级采样开关使用栅压自举式的开关电路(Bootstrapped switch),以获得更高的线性度与采样精度。比较器采用失调较小的高速动态比较器,以减小静态消耗。在版图绘制时,多处考虑了匹配,进一步提高精度。采用0.35μm 2P4M CMOS工艺设计,在3.3 V电源电压下约消耗33mW功耗,核心部分面积为2.2mm2,采样频50MS/s,输入频5MHz时,仿真结果显示无杂散动态范围(SFDR)为80.27 dB,信噪失真比(SNDR)为61.17 dB。采样频率50 MS/s,输入频率为奈奎斯特频25MHz时,无杂散动态范围(SFDR)为79.49 dB,信噪失真比(SNDR)为60.75dB。

论文目录

• 摘要
• Abstract
• 第一章 引言
• 1.1 概述
• 1.2 研究背景和本文目标
• 1.3 主要工作与论文的组织结构
• 第二章 模拟数字转换器概述
• 2.1 模数转换器定义
• 2.2 模数转换器主要参数
• 2.2.1 静态参数
• 2.2.2 动态参数
• 2.3 模数转换器的分类
• 2.3.1 全并行模数转换器（Flash ADC）
• 2.3.2 两步式模数转换器（Two-step ADC）
• 2.3.3 逐次逼近型模数转换器（SAR ADC）
• 2.3.4 流水线模数转换器（Pipelined ADC）
• 第三章 系统结构设计
• 3.1 流水线模数转换器结构
• 3.1.1 1.5位/级算法
• 3.1.2 传统流水线模数转换器结构
• 3.2 系统结构误差与优化
• 3.2.1 热噪声
• 3.2.2 子模数转换器（SADC）误差
• 3.2.3 余量增益电路（MDAC）中运放误差
• 3.2.4 余量增益电路（MDAC）中电容失配
• 3.2.5 CMOS开关产生的电荷注入与时钟馈通
• 3.3 低功耗设计技术
• 3.3.1 省略前端采样保持技术
• 3.3.2 运放共享技术
• 3.3.3 可重构技术
• 3.3.4 本设计系统结构
• 3.4 流水级各级精度要求
• 3.4.1 电容的取值与逐级减小
• 3.4.2 各级运放设计指标
• 第四章 电路设计
• 4.1 第1级共享级结构
• 4.1.1 采样通路匹配
• 4.1.2 栅压自举采样开关
• 4.1.3 运放共享
• 4.1.4 增益自举运放
• 4.2 动态比较器电路
• 4.3 子模数转换器
• 4.4 双相非交叠时钟
• 4.5 数字校正电路
• 第五章 电路仿真结果与版图实现
• 5.1 输入前端共享级电路仿真
• 5.2 整体模数转换器仿真
• 5.3 输入前端电路版图设计
• 5.4 整体模数转换器版图设计
• 第六章 芯片测试
• 6.1 测试方案
• 6.2 测试系统
• 6.3 PCB设计
• 6.4 结果分析
• 第七章 总结与展望
• 参考文献
• 致谢