低杂散、捷变频频率合成技术研究

论文摘要

低杂散、捷变频频率合成技术作为现代电子系统中一项极为重要的技术,对现代通信、雷达、卫星和电子对抗都具有相当重要的作用。特别是在扩频通信和雷达电子系统中,捷变频技术更是成为关键技术之一,它不仅具有优良的抗干扰能力,而且可以大大提高系统的处理增益,因此正倍受各国电子系统设计师们的青睐。目前国内超高速跳频通信和捷变频雷达尚未得到充分发展,其一大主要原因也是由于频率合成器捷变频性能达不到要求。因此,对低杂散、频率捷变频率合成技术的研究是一项非常重要而紧迫的课题。本文在对频率合成技术中的相噪、杂散理论以及捷变频技术研究的基础上,结合工程实际,详尽的阐述了某Ku波段全相参雷达射频收发前端的核心部件-Ku波段捷变频频率源的设计与实现。该设计充分利用了直接数字频率合成（DDS）,锁相环（PLL）,FPGA等各自的性能优势,既降低了各级变频本振和脉宽可变Chirp信号的实现难度,又在频谱纯度（相噪和杂散水平）与变频时间等关键技术指标上得到了较高的综合表现。在本设计中,多种模式的Chirp信号由DDS在较低的频率（60MHz）产生,然后通过三次上变频到Ku波段作为发射激励信号,为了尽可能的简化方案设计,接收本振信号的产生采用了与发射激励信号相同的二次变频方案,且参与上变频的两级本振信号分别由一个S波段捷变频PLL源和一个Ku波段超低相噪点频源提供。其中,S波段PLL本振源提供5MHz步进和400MHz的频率覆盖,并同时做到低相噪和频率捷变（≤10uS）,可以说它很大程度上决定了整个部件的相噪、杂散和捷变频指标,因此S波段本振源的实现是本设计的技术难点之一。实测结果表明:在Ku波段最小步进为5MHz,带宽400MHz时,发射激励信号杂散电平优于-55dBc,接收本振信号杂散优于-60dBc,相噪水平均优于-96dBc/Hz@1KHz,系统最大变频（频差30MHz）时间小于10us,满足了系统收发前端的综合指标要求。

论文目录

• 摘要
• ABSTRACT
• 第一章 引言
• 1.1 频率合成技术概述
• 1.2 国内外研究现状及技术展望
• 1.3 本课题的意义
• 1.4 课题简介及本文主要工作
• 第二章 频率合成技术的相噪和杂散理论
• 2.1 DDS 原理及杂散分析
• 2.1.1 DDS 的基本原理
• 2.1.2 DDS 的杂散分析
• 2.2 锁相环相噪及杂散分析
• 2.2.1 锁相环的相位噪声分析
• 2.2.2 锁相环杂散分析
• 2.3 其他部件的相噪及杂散分析
• 2.3.1 混频器的相噪及杂散
• 2.3.2 分频器的相噪及杂散
• 第三章 捷变频技术
• 3.1 直接合成技术（DAS）
• 3.2 DDS +DAS 技术
• 3.2.1 DDS+DAS（倍频）方案
• 3.2.2 DDS+DAS（倍混频）方案
• 3.2.3 并行DDS 倍频阵列方案
• 3.2.4 DDS+DAS 技术小结
• 3.3 DDS+PLL 技术
• 3.3.1 DDS 于PLL 环外混频的方案
• 3.3.2 PLL 内插DDS 混频方案
• 3.3.3 PLL 内插DDS 小数分频方案
• 3.3.4 DDS 激励PLL 合成方案
• 3.3.5 DDS 激励PLL 并行阵列方案
• 3.3.6 DDS+PLL 技术小结
• 3.4 快速锁相合成技术
• 3.4.1 锁相环频率合成器锁定时间的分析
• 3.4.2 锁相环快速捕获和快速锁定的办法
• 第四章 Ku 波段全相参射频收发前端的研制
• 4.1 项目简介
• 4.2 系统功能及指标
• 4.2.1 系统功能
• 4.2.2 系统指标要求
• 4.3 方案设计
• 4.3.1 方案简介
• 4.3.2 主要指标分析
• 4.4 软硬件电路的实现
• 4.4.1 频综结构设计的一些考虑
• 4.4.2 Chirp 信号的产生
• 4.4.3 锁相本振源的设计
• 4.4.4 变频电路的设计
• 4.4.5 其他功能电路设计
• 4.4.6 控制电路的设计
• 4.4.7 控制软件的设计
• 第五章 系统调试及测试结果
• 5.1 系统调试
• 5.1.1 分数型PLL 的调试
• 5.1.2 Ku 波段点频源调试
• 5.1.3 变频电路的调试
• 5.2 实物及测试结果
• 5.3 存在的不足及改进
• 5.4 项目总结
• 第六章 结束语
• 致谢
• 参考文献
• 个人简历
• 攻读硕士学位期间的研究成果