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H.264视频编码算法并行性研究及其在多核DSP上的实现

2020-12-06阅读(1003)

H.264视频编码算法并行性研究及其在多核DSP上的实现

论文摘要

为了更有效地进行视频信息压缩,运动图像专家组（MPEG）和视频编码专家组（VCEG）制定了H.264视频编解码标准。H.264中集成了很多高复杂度的编码工具以获得更好的编码效率,单处理器难以满足实时编码的需求。随着数字信号处理器应用领域的不断扩大,多核处理器芯片成为研究的热点。本文深入研究H.264视频编码算法和YHFT-QDSP的结构,设计并在QDSP模拟器上实现了三种并行编码方案。主要工作和成果有:1.研究YHFT-QDSP的结构和工作方式,重点研究QDSP核间数据传递方式;2.研究H.264视频编码算法,分析算法中存在的并行性,重点分析其中存在的数据级并行性。3.基于对数据级并行性的分析,提出了一种基于宏块区域划分的并行编码方式。基于这种并行编码方式,讨论图像的划分和分派、帧内预测数据相关、帧间预测数据相关、滤波数据相关和熵编码相关数据传递等并行编码过程的关键问题。4.设计并行熵编码的并行帧内编码、统一熵编码的并行帧内编码和统一熵编码的并行帧间编码等三种情况下的并行编码方案。这3个方案可以在不影响图像质量的基础上实现H.264的并行编码。5.在QDSP模拟器上实现上述三个方案,使用SDP和Qlink实现相关数据的传递。为提高并行效率并保证并行编码的正确性,在原算法的基础上,设计新的数据结构和处理器间同步方式。6.根据模拟器统计信息,对本文提出并实现的并行编码方案的性能做出评估;统计分析SDP和Qlink运行信息,为这两个部件功能的进一步完善提出建议。在QDSP模拟器上使用双处理器进行并行编码实验,帧内预测编码加速比达到1.7,帧间预测编码加速比达到1.8;在四个处理器上进行并行编码,帧内预测编码和帧间预测编码的加速比都在3以上。

论文目录

  • 摘要
  • ABSTRACT
  • 第一章 引言
  • §1.1 多核DSP概述
  • §1.1.1 DSP芯片发展概述
  • §1.1.2 多核DSP概述
  • §1.1.3 多核DSP发展现状
  • §1.2 H.264视频编码标准概述
  • §1.2.1 视频编码标准发展
  • §1.2.2 H.264视频编码算法的特点
  • §1.2.3 H.264视频编码算法并行性研究现状
  • §1.3 本文研究的主要内容、目的及意义
  • §1.4 论文的主要工作及创新点
  • §1.5 本文的结构
  • 第二章 QDSP概述
  • §2.1 QDSP结构
  • §2.1.1 QDSP结构
  • §2.1.2 RISC概述
  • §2.1.3 DSP概述
  • §2.1.4 EDMA概述
  • §2.1.5 SDP概述
  • §2.1.6 Qlink通信机制概述
  • §2.2 QDSP模拟器
  • §2.2.1 模拟器概述
  • §2.2.2 CPU模拟器
  • §2.2.3 EDMA模拟器
  • §2.2.4 SDP模拟器
  • §2.2.5 Qlink模拟器
  • 第三章 H.264视频编码算法并行性分析
  • §3.1 H.264视频编码算法概述
  • §3.1.1 视频编码器
  • §3.1.2 H.264视频编码原理
  • §3.1.3 H.264编码器RDO性能
  • §3.2 H.264视频编码算法并行性分析
  • §3.2.1 并行算法原理
  • §3.2.2 H.264编码算法并行性分析
  • §3.3 H.264视频编码算法中的数据相关
  • §3.3.1 帧内预测中的数据相关
  • §3.3.2 帧间预测中的数据相关
  • §3.3.3 变换、量化、反量化、反变换和重排序过程中的数据相关
  • §3.3.4 滤波过程中的数据相关
  • §3.3.5 熵编码过程中的数据相关
  • §3.4 并行性能分析
  • §3.4.1 Amdahl定律
  • §3.4.2 Gustafson定律
  • §3.4.3 并行性能分析
  • 第四章 H.264视频编码算法并行编码方案设计
  • §4.1 并行熵编码的并行帧内编码方案设计
  • §4.1.1 图像划分
  • §4.1.2 相关数据的传递
  • §4.1.3 方案验证
  • §4.2 统一熵编码的并行帧内编码方案设计
  • §4.2.1 相关数据的传递
  • §4.2.2 方案验证
  • §4.3 统一熵编码的并行帧间编码方案设计
  • §4.3.1 相关数据的传递
  • §4.3.2 方案验证
  • 第五章 H.264视频编码算法并行编码方案在QDSP上的实现
  • §5.1 并行熵编码的并行帧内编码实现
  • §5.1.1 并行熵编码的并行帧内编码方案在双处理器上的实现
  • §5.1.2 双核模拟器实验结果
  • §5.1.3 并行熵编码的并行帧内编码在四处理器上的实现
  • §5.2 统一熵编码的并行帧内编码实现
  • §5.2.1 统一熵编码的并行帧内编码方案在双处理器上的实现
  • §5.2.2 双核模拟器实验结果
  • §5.2.3 统一熵编码的并行帧内编码在四处理器上的实现
  • §5.3 统一熵编码的并行帧间编码实现
  • §5.3.1 统一熵编码的并行帧间编码方案在双处理器上的实现
  • §5.3.2 双处理器模拟结果
  • §5.3.3 统一熵编码的并行帧间编码在四处理器上的实现
  • 第六章 实验结果分析
  • §6.1 H.264并行编码算法性能分析
  • §6.2 处理器间数据传递性能分析
  • §6.2.1 SDP性能分析
  • §6.2.2 Qlink性能分析
  • 第七章 结束语
  • 致谢
  • 参考文献
  • 作者在学期间取得的学术成果
  • 作者在学期间参与的科研课题

    • 相关论文文献

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