论文摘要
在摩尔定律的持续推动下,集成电路制造工艺的触角已经延伸至深亚微米领域,而作为逻辑工艺开发的重要辅助工具,嵌入式静态随机存储器(SRAM)以其极高的工艺缺陷覆盖率、可精确定位以及与标准的CMOS工艺完全兼容的优点,从而得以轻松实现快速失效分析和工艺改进,促进良率提升。本研究课题正是基于这一背景,以六管型嵌入式静态随机存储器的位单元为研究对象,通过结合在实际工作中参与的90nm逻辑工艺开发项目,探讨并成功地实现对SRAM位单元与其测试结构的设计优化。在设计SRAM位单元时,我们首要考虑了三个要素:面积、功耗、静态噪声容限。位单元的最小面积代表了制造工艺的水平和工艺容限,而对于高存储器容量的片上系统(SoC)则意味着制造成本的高低。静态功耗则与单元面积相辅相成,面积的急剧缩减必然会带来静态功耗的增加,两者须进行折衷考虑。此外,静态噪声容限的大小标志着静态随机存储器的稳定度。在对比研究0.13um CMOS工艺中所使用的共用字线式SRAM位单元版图架构后,我们新设计了一种分离字线式的SRAM位单元用于90nm逻辑工艺的开发。在此基础上,我们利用部分比标准CMOS工艺更趋苛刻的设计规则设计出一系列的尽可能小尺寸的SRAM位单元,并且通过专业的仿真工具,对构成位单元的晶体管的尺寸组合进行优化,模拟其静态噪声容限值。此外,我们运用了基于模型的光学临近修正(OPC)手段,成功地模拟出位单元中发生的各种变形,并精准地修正了这些变形,这种预见性的修正帮助我们缩短了开发周期,减少了开发成本,并提高了成功率。最终我们开发出用于流片的四组尺寸的位单元,其中最小的一个单元的面积仅为0.99um~2,最大的一个单元的面积也仅为1.27um~2。这样的面积符合了研究的第一个主要目标需求,在业界极富竞争力。为了验证我们设计的位单元的鲁棒性,我们有针对性地分析了静态随机存储器的失效模式,设计出一整套覆盖前道和后道工艺的测试结构,从结漏电、隔离、接触电阻、栅桥接和连贯性等全方位地考察了工艺能力和器件本身的特性。最终的测试数据显示,对于面积仅为1um~2上下的不同组合的位单元,一些主要的电性参数如漏电流均维持在10pA/bit左右,最低的仅为6.11pA/bit,这也达成了我们的第二个研究目标即低功耗的需求。另外,静态噪声容限可达210~280mV不等,基本满足对于位单元稳定性的研究目标需求。而其他电性参数的值也均比较接近主要客户的需求。所有这些研究和设计成果对于实现90nm先进逻辑工艺的量产打下了夯实的基础。
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标签：静态随机存储器论文; 位单元论文; 测试结构论文; 设计规则论文; 光学临近修正论文; 静态噪声容限论文; 单元比率论文; 鲁棒性论文;