FPGA工艺映射算法研究

论文摘要

FPGA工艺映射是将工艺无关的逻辑网表转化成与目标FPGA结构相关网表的过程。传统FPGA的工艺映射主要是基于查找表(LUT)的电路覆盖,以达到面积和时序性能的最优。但是随着FPGA设计技术的发展,FPGA软件算法面临着许多新的问题和挑战。本论文着眼于FPGA的工艺映射算法,分别从传统查找表结构FPGA映射,异构FPGA映射和抗辐射性能三个方面进行了研究。1.针对基于LUT的FPGA结构,本文在结构化工艺映射算法的基础上,提出一种能够处理工业级电路网表的工艺映射算法FDMap。该算法能够处理含有时序器件、用户自定义宏单元等器件的复杂电路。在二值有向图(BDAG)逻辑分解和平衡优化的基础上,提出适用于工艺映射的深度优化算法FDBalance,以较小的面积开销减少BDAG的深度,提高时序性能。实现了利用签名属性对分割枚举过程的加速,将映射算法速度提升了62.40%。2.目前商用的FPGA器件可编程逻辑单元(CLB)结构越加复杂,除了含有最基本的LUT和时序器件以外,还有很多辅助元件用来高效地实现各种逻辑功能。在对电路网表划分后,由于结构化的映射算法不能对这种异质结构进行电路匹配,因此本文提出基于布尔可满足性问题的异质结构FPGA工艺映射算法FDBMap,能够灵活地对不同配置的异构CLB进行工艺映射。同时将其与结构化映射算法结合,避免了单纯布尔匹配耗时的缺点。通过针对共享输入配置的实验表明,在工艺映射层次就能够节省7.7%的面积开销,进行逻辑打包后更能提高14.37%的资源利用率3.随着集成电路工艺技术的提高,器件特征尺寸不断减小,FPGA芯片更容易受到辐射导致的单例子翻转(SEU)影响,使其电路功能发生错误。本文提出针对SEU的快速错误注入和仿真平台,通过模拟工艺映射层次上LUT和互连资源可编程点发生的SEU错误,计算出整个电路对辐射的关键度。同时提出FPGA的抗辐射工艺映射算法FDRMap,能够利用FPGA的CLB结构特性,有效提高FPGA的抗辐射性能。该算法能够在增加14.06%的LUT数目前提下,降低电路的抗辐射关键度32.62%。与单纯部分TMR算法相比,在减少12.23%的LUT数目同时,还能额外降低12.44%的电路关键度。

论文目录

• 摘要
• Abstract
• 第1章 引言
• 1.1 FPGA设计简介
• 1.2 研究背景
• 1.3 主要工作
• 1.4 论文组织结构
• 第2章 结构化工艺映射研究
• 2.1 概述
• 2.2 基本概念
• 2.2.1 术语定义
• 2.2.2 问题描述
• 2.3 结构化工艺映射
• 2.3.1 整体流程
• 2.3.2 分割枚举
• 2.3.3 分割排序
• 2.3.4 主要改进算法
• 2.4 FDMap算法
• 2.4.1 算法简介
• 2.4.2 预处理
• 2.4.3 网表分解
• 2.4.4 工艺映射
• 2.4.5 算法流程图
• 2.5 实验结果与分析
• 2.5.1 FDMap工艺映射结果
• 2.5.2 枚举加速效果
• 2.5.3 FDBalance优化结果
• 2.6 本章小结
• 第3章 异构工艺映射研究
• 3.1 概述
• 3.2 基于布尔匹配的异构算法
• 3.2.1 布尔匹配
• 3.2.2 SAT问题描述
• 3.2.3 基于SAT的布尔匹配
• 3.2.4 改进策略
• 3.3 FDBMap异构算法
• 3.3.1 算法描述
• 3.3.2 用SAT的方法求解
• 3.3.3 算法流程图
• 3.4 实验结果与分析
• 3.5 本章小结
• 第4章 抗辐射工艺映射研究
• 4.1 概述
• 4.2 错误仿真平台
• 4.2.1 错误建模
• 4.2.2 错误仿真
• 4.2.3 并行仿真加速
• 4.3 纠错技术研究
• 4.3.1 TMR与部分TMR
• 4.3.2 其他抗辐射方法
• 4.4 FDRMap抗辐射算法
• 4.4.1 算法描述
• 4.4.2 算法流程图
• 4.5 实验结果与分析
• 4.5.1 并行仿真加速
• 4.5.2 部分TMR效果
• 4.5.3 FDRMap算法效果
• 4.6 本章小结
• 第5章 总结与展望
• 5.1 工作总结
• 5.2 工作展望
• 参考文献
• 致谢
• 攻读学位期间科研成果