2.4GHz CMOS射频无线收发芯片的设计

论文摘要

随着无线通信应用的场合越来越多,通信系统对低功耗低成本的射频无线收发芯片的需求也与日俱增,因此用CMOS技术来实现射频芯片这一构想开始得到广泛的重视。随着CMOS工艺器件特征频率的不断升高,CMOS射频收发机已经在许多无线通信领域逐渐取代传统的双极、GaAs工艺收发机。但是由于CMOS工艺固有的如衬底损耗等问题,在可预见的一段时间内CMOS射频接收机仍将是研究的热点。本文介绍了射频收发机常见的几种架构。分别描述了超外差式收发机结构、零中频收发机结构以及低中频接收机结构的特点,并分析了其优缺点。同时还介绍了半双工、全双工收发机在结构上的异同。根据设计要求以及CMOS工艺的可实现程度,最终采用的是半双工收发机结构。发送机部分采用的是超外差式结构而接收机部分采用低中频结构。通过对射频集成电路基本理论的研究,本文设计了射频集成前端中各主要的子电路,主要包括:低噪声放大器、功率放大器、接收/发送开关、混频器、频率综合器。本文中设计的电路全部基于台积电（TSMC） RF 0.18μm CMOS工艺,利用Cadence Spectre RF和Agilent ADS射频仿真软件对各个模块进行了电路设计和模拟仿真。仿真结果表明:低噪声放大器噪声系数为1.8dB,增益15.9dB,功耗9.8mW;功率放大器输出功率在0dBm至9.2dBm间可调,漏极效率约为33%,PAE效率32%,输出三阶交调点为7.1dBm,输出1dB压缩点为4.6dBm;接收/发送开关的插入损耗为-860mdB;混频器转换增益在13.2至19.5dB之间可调,输入三阶交调点在-12.4dBm至-7.0dBm间可调,双边带噪声系数约为13dB,功耗仅为900μW;频率综合器输出频率在2.3616GHz至2.5128GHz间可变,步进值为2.4MHz,可容纳63个独立信道,环路带宽为123KHz,锁定时间为55μs。各个电路的各项指标都满足设计要求,完成了预期的目标。

论文目录

• 摘要
• ABSTRACT
• 第1章 绪论
• 1.1 CMOS 射频无线IC 概述
• 1.2 2.4GHz CMOS 射频IC 的发展历程及国内外研究现状
• 1.3 CMOS 射频 IC 的发展趋势
• 1.4 本文的主要内容
• 第2章 射频收发机的基本理论分析
• 2.1 射频收发机系统简介
• 2.2 超外差结构
• 2.3 直接变换（零中频）结构
• 2.4 低中频结构
• 2.5 本章小结
• 第3章 无线射频收发机放大电路的分析及设计仿真
• 3.1 低噪声放大器（LNA）
• 3.1.1 低噪声放大器的性能参数
• 3.1.2 低噪声放大器的设计考虑
• 3.1.3 低噪声放大器的设计
• 3.1.4 低噪声放大器的仿真
• 3.2 功率放大器（PA）
• 3.2.1 功率放大器的性能参数
• 3.2.2 E 类功率放大器基本原理
• 3.2.3 E 类功率放大器的设计
• 3.2.4 E 类功率放大器的仿真
• 3.3 发送/接收切换开关（T/R Switch）
• 3.3.1 发送/接收切换开关的设计
• 3.3.2 发送/接收切换开关的仿真
• 3.4 混频器（Mixer）
• 3.4.1 混频器的性能参数
• 3.4.2 基于乘法器的混频器基本原理
• 3.4.3 混频器的设计
• 3.4.4 混频器的仿真
• 3.5 本章小结
• 第4章 频率综合器分析及设计仿真
• 4.1 频率综合器工作原理
• 4.2 频率综合器重要参数
• 4.2.1 相位噪声
• 4.2.2 毛刺泄漏
• 4.2.3 锁定时间
• 4.3 频率综合器系统设计
• 4.4 压控振荡器（VCO）原理及设计仿真
• 4.4.1 压控振荡器工作原理
• 4.4.2 LC 压控振荡器类型
• 4.4.3 相位噪声
• 4.4.4 压控振荡器的设计
• 4.4.5 压控振荡器的仿真
• 4.5 鉴频鉴相器（PFD）原理及设计仿真
• 4.5.1 鉴频鉴相器的工作原理
• 4.5.2 鉴频鉴相器的设计
• 4.5.3 鉴频鉴相器的仿真
• 4.6 电荷泵（CP）原理及设计仿真
• 4.6.1 电荷泵的非理想性
• 4.6.2 电荷泵的设计
• 4.6.3 电荷泵的仿真
• 4.7 环路滤波器（Loop Filter）原理及设计仿真
• 4.8 分频器（Frequency Divider）原理及设计仿真
• 4.8.1 整数分频器原理
• 4.8.2 预分频器
• 4.8.3 双模（8/9）分频器
• 4.8.4 数字编程分频器
• 4.9 频率综合器整体仿真
• 4.10 本章小结
• 结论
• 参考文献
• 攻读学位期间发表的学术论文
• 致谢